JPH0147019B2 - - Google Patents

Info

Publication number
JPH0147019B2
JPH0147019B2 JP59063567A JP6356784A JPH0147019B2 JP H0147019 B2 JPH0147019 B2 JP H0147019B2 JP 59063567 A JP59063567 A JP 59063567A JP 6356784 A JP6356784 A JP 6356784A JP H0147019 B2 JPH0147019 B2 JP H0147019B2
Authority
JP
Japan
Prior art keywords
substrate
dielectric
semiconductor
electrically insulated
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP59063567A
Other languages
English (en)
Other versions
JPS60207363A (ja
Inventor
Toshiro Usami
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP59063567A priority Critical patent/JPS60207363A/ja
Publication of JPS60207363A publication Critical patent/JPS60207363A/ja
Priority to US07/206,903 priority patent/US4879585A/en
Publication of JPH0147019B2 publication Critical patent/JPH0147019B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】
〔発明の技術分野〕 本発明は誘電体分離構造を含む半導体装置に関
する。 〔発明の技術的背景とその問題点〕 一般的に半導体集積回路においては、１つのチ
ツプ内に多数の各種集積回路素子（トランジス
タ、ダイオード、抵抗、容量等）が形成され、こ
れらの各素子間は互いに分離される。この素子分
離の一方式として誘電体分離方式が行なわれてい
る。この誘電体分離方式は能動素子が形成される
半導体層の周囲を完全に誘電体で分離してしまう
ものである。 この方式ではCMOS構造でのラツチアツプが
抑制され、またα線によるソフトエラーの発生を
減少できることから、素子の誤動作率を非常に低
くできるという利点を有する。更に、絶縁物の存
在により対地容量が小さくなり、素子の動作速度
が速くなる傾向がある。 この誘電体分離を達成する方法としては、 () シリコン基板上に非晶質絶縁層を形成し、
更にその上に非晶質シリコンを堆積した後、溶
融又は固相成長により単結晶シリコンを形成す
る方法（いわゆるSOI）。 () 絶縁基板（例えばサフアイア基板）上に気
相成長により直接単結晶シリコン層を形成する
方法（いわゆるSOS）。 () 単結晶シリコン基板の所定部分の周囲に絶
縁物を形成し、所定部分にのみ単結晶シリコン
を形成する方法。 などが知られている。 上記（）の方法としては既に多数の報告があ
り（例えば応用物理vol.53、pp.27〜32）、例えば
絶縁物を埋込む方法、酸素イオンを高濃度にイオ
ン注入する方法、陽極酸化したポーラスシリコン
を酸化する方法などが知られている。また、試験
的に集積回路を形成している例もある。 ところで、近年経済的な見地などから素子の微
細化、大規模集積化が進むに伴い、パターン露光
時のウエハ平坦度に対する要求はますます厳しく
なつている。理想レンズを用いた露光装置の場合
を例にとると、波長500nmの光を照射し、線幅
1.5〜1μｍのパターンを形成するためには焦点面
に対するウエハ表面のズレは1.4〜0.7μｍ以内で
なければならないとされている（日経エレクトロ
ニクス、増刊号“マイクロデバイセズ”p.91、
（1983））。 ところが、誘電体分離構造においては、素子構
造形成以前には反りが2μｍ以下であるものをス
リーニングして使用しても、実際の素子製造工程
においては10μｍ以上反るものが多く、微細なパ
ターンを形成するのに大きな障害となつている。 これは、通常集積回路の製造には900〜100℃に
も達する高温工程が用いられているが、単結晶シ
リコンと分離に用いられている絶縁物との熱膨張
係数を素子製造工程の全ての温度で完全に一致さ
せることが困難であることによる。特に、従来の
誘電体分離方式では誘電体により分離され、能動
素子が形成される半導体層の面積が全チツプ面積
の大部分を占めているため、上記熱膨張率の不一
致は大きな影響を及ぼす。したがつて、高温工程
のくり返しにより誘電体分離構造のウエハは製造
工程中に大きく反つてしまい、歩留りが低下する
原因となつていた。 〔発明の目的〕 本発明は上記欠点を解消するためになされたも
のであり、誘電体分離構造を有するが、素子製造
工程中に生じる反りが少なく歩留りが高いうえ
に、高速・高信頼性の半導体装置を提供しようと
するものである。 〔発明の概要〕 本発明の半導体装置は、半導体基板表面で該基
板と誘電体により電気的に絶縁された半導体層内
に形成された能動素子と、半導体基板表面に該基
板と電気的に導通して形成された能動素子とを有
する半導体装置において、前記半導体基板と誘電
体により電気的に絶縁された半導体層の面積がチ
ツプ面積の30％以下であることを特徴とするもの
である。 このような半導体装置によれば、半導体基板と
誘電体により電気的に絶縁された半導体層の面積
が全チツプ面積中に占める割合いが小さいので、
半導体層と誘電体との熱膨張率の差がそれほど影
響することがなく、製造工程中の反りが減少して
歩留りが従来よりも大幅に向上する。また、半導
体基板と誘電体により電気的に絶縁された半導体
層に例えばCMOS構造を有する能動素子を形成
すれば、ラツチアツプを防止することができ、信
頼性を向上することができる。また、論理演算部
と、その他の記憶部等を有するいわゆるワンチツ
プマイクロコンピユータに本発明の誘電体分離構
造を適用し、半導体基板と誘電体により電気的に
絶縁された半導体層に論理演算部を構成する能動
素子を形成すれば、α線によるソフトエラーに起
因する誤動作率を大幅に減少することができる。 〔発明の実施例〕 以下、本発明の実施例を第１図ａ〜ｄに示す製
造方法を併記して説明する。 まず、直径３インチのＰ型シリコン基板１の表
面の一部を選択的に酸化して誘電体分離領域とな
るSiO2膜２，２を形成した。次に、SiO2膜２，
２の一部を選択的にエツチング除去して溝３，３
を形成した（第１図ａ図示）。次いで、基板１表
面に図示しないマスク材を形成した後、全面に多
結晶シリコン膜を堆積した。つづいて、全面エツ
チバツクを行ない、前記溝３，３内にのみ多結晶
シリコン４，４を埋設した後、前記マスク材を除
去した（同図ｂ図示）。次いで、全面に図示しな
い酸化膜及び窒化膜を順次堆積した後、レーザー
を用いて前記多結晶シリコン４，４が溶融しかか
るまでアニールした。このレーザーアニールの
際、SiO2膜２，２が形成されていないバルクの
基板１表面では変化が起こらない。これは多結晶
シリコン４，４を囲んでいる。 SiO2膜２，２は熱伝導率が低いため、多結晶
シリコン４，４の温度が上昇するが、シリコン基
板１は熱伝導率が高いため、温度がそれほど上昇
しないことによると推定される。つづいて、窒化
膜及び酸化膜を除去すると、基板１表面の一部に
誘電体分離がなされた島状の単結晶シリコン５，
５が形成される（同図ｃ図示）。なお、以上の工
程で形成したチツプの大きさは８mm角、島状の単
結晶シリコン５，５の大きさは15mm角とした。ま
た、島状の単結晶シリコン５の面積ｓのチツプ面
積Ｓ中で占める割合いが、それぞれ50、40、30及
び20％のウエハを形成した。 次いで、上記各ウエハのうち真空チヤツク使用
時において反りが5μｍ以下のウエハをそれぞれ
25枚選択し、以下に示すような通常の製造工程に
従い、ｎ型素子領域６の形成、ｐ型素子領域７の
形成、ゲート酸化膜８の形成、不純物ドープ多結
晶シリコン堆積後のパターニングによるゲート電
極９…の形成、ゲート電極９…及びレジストをマ
スクとするイオン注入によるn+型ソース、ドレ
イン領域１０，１１，１２，１３及びバイアス用
のn+拡散層１４の形成、ゲート電極９…及びレ
ジストをマスクとするイオン注入によるp+型ソ
ース、ドレイン領域１５，１６及びバイアス用の
p+拡散層１７の形成、層間絶縁膜１８堆積後の
コンタクトホール形成、配線金属蒸着後のパター
ニングによる配線１９…の形成を行なつた。以上
の工程により、SiO2膜２，２によつて誘電体分
離された単結晶シリコン中にCMOSを含む能動
素子を、その他の基板１表面にMOSトランジス
タなどの能動素子をそれぞれ形成した（同図ｄ図
示）。なお、本実施例における典型的なパターン
幅は3μｍとした。 この際、上記集積回路製造工程の写真蝕刻工程
（PEP工程）において、反りが10μｍ以上あるも
のはパターン合わせが困難であるため、工程から
順次除外していつた。この結果、各条件25枚のウ
エハのうち、最終工程まで残つたウエハの枚数Ｎ
を下記表に示す。
〔発明の効果〕
以上詳述した如く本発明によれば、歩留りが高
く、高速・高信頼性の誘電体分離構造を有する半
導体装置を提供できるものである。
【図面の簡単な説明】
第１図ａ〜ｄは本発明の実施例における誘電体
分離構造の半導体装置を得るための製造工程を示
す断面図、第２図は本発明の他の実施例における
誘電体分離構造を有するマイクロコンピユータの
構成図である。 １…ｐ型シリコン基板、２…SiO2膜、３…溝、
４…多結晶シリコン、５…単結晶シリコン、６…
ｎ型素子領域、７…ｐ型素子領域、８…ゲート酸
化膜、９…ゲート電極、１０，１１，１２，１３
…n+型ソース、ドレイン領域、１４…n+型拡散
層、１５，１６…p+型ソース、ドレイン領域、
１７…p+型拡散層、１８…層間絶縁膜、１９…
配線、２１…チツプ、２２…CPU、２３…メモ
リコントローラ、２４…メモリ、２５…入・出力
ポート、２６…クロツク、２７…誘電体
（SiO2）、３１…周辺装置。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板表面で該基板と誘電体により電気
    的に絶縁された半導体層内に形成された能動素子
    と、半導体基板表面に該基板と電気的に導通して
    形成された能動素子とを有する半導体装置におい
    て、前記半導体基板と誘電体により電気的に絶縁
    された半導体層の面積が全チツプ面積の30％以下
    であることを特徴とする半導体装置。 ２ 半導体基板と誘電体により電気的に絶縁され
    た半導体層内に形成される能動素子がCMOS構
    造を有する特許請求の範囲第１項記載の半導体装
    置。 ３ 半導体基板と誘電体により電気的に絶縁され
    た半導体層内に形成される能動素子が論理演算部
    を構成する素子であり、基板と電気的に導通した
    素子が記憶部を構成する素子を含む特許請求の範
    囲第１項記載の半導体装置。
JP59063567A 1984-03-31 1984-03-31 半導体装置 Granted JPS60207363A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59063567A JPS60207363A (ja) 1984-03-31 1984-03-31 半導体装置
US07/206,903 US4879585A (en) 1984-03-31 1988-06-15 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59063567A JPS60207363A (ja) 1984-03-31 1984-03-31 半導体装置

Publications (2)

Publication Number Publication Date
JPS60207363A JPS60207363A (ja) 1985-10-18
JPH0147019B2 true JPH0147019B2 (ja) 1989-10-12

Family

ID=13232945

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59063567A Granted JPS60207363A (ja) 1984-03-31 1984-03-31 半導体装置

Country Status (1)

Country Link
JP (1) JPS60207363A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770612B2 (ja) * 1987-12-14 1995-07-31 株式会社日立製作所 半導体集積回路
US5017999A (en) * 1989-06-30 1991-05-21 Honeywell Inc. Method for forming variable width isolation structures

Also Published As

Publication number Publication date
JPS60207363A (ja) 1985-10-18

Similar Documents

Publication Publication Date Title
US6818496B2 (en) Silicon on insulator DRAM process utilizing both fully and partially depleted devices
US4763183A (en) Semiconductor-on-insulator (SOI) devices and SOI IC fabrication method
JPH02256267A (ja) 薄膜ｓｏｉ　ｃ―ｍｏｓ素子及びその製造方法
EP0191037B1 (en) Semiconductor-on-insulator (soi) devices and soi ic fabrication method
JPS6038866A (ja) 金属―酸化膜―半導体集積回路の製造方法
EP0031367A1 (en) METHOD FOR MOLDING CONSTANT CAPACITORS FOR INTEGRATED CIRCUIT OF THE MOS TYPE.
JP2958695B2 (ja) 半導体素子の製造方法
JPS58220445A (ja) 半導体集積回路の製造方法
JP2001210834A (ja) 半導体素子のゲート絶縁膜形成方法
US4473940A (en) Method of producing a semiconductor device
JPS60138971A (ja) 半導体装置の製造方法
JPH0147019B2 (ja)
KR100305402B1 (ko) 반도체소자의 제조방법
JPH0210730A (ja) 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造
KR100510772B1 (ko) 반도체용 실리콘 온 인슐레이터 기판의 형성 방법
KR0179794B1 (ko) 반도체 소자의 웰 형성방법
JPS5923476B2 (ja) 半導体装置の製造方法
JPS6039848A (ja) 半導体装置の製造方法
JPH04252072A (ja) 半導体装置
KR100226784B1 (ko) 반도체 소자의 제조방법
JP4064682B2 (ja) 集積回路
KR0151070B1 (ko) 실리콘-온-인슐레이터 구조를 이용한 캐패시터 및 그 제조방법
JPS60117658A (ja) Ｍｏｓダイナミツクメモリ装置の製造方法
JP2780711B2 (ja) 半導体装置の製造方法
JPH07161809A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term