JPH0770612B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0770612B2 JPH0770612B2 JP62314076A JP31407687A JPH0770612B2 JP H0770612 B2 JPH0770612 B2 JP H0770612B2 JP 62314076 A JP62314076 A JP 62314076A JP 31407687 A JP31407687 A JP 31407687A JP H0770612 B2 JPH0770612 B2 JP H0770612B2
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- Japan
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- integrated circuit
- signal input
- cmos
- section
- diode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CMOS論理部を有する誘電体分離方式の半導体
集積回路に係り、特に、CMOSのラツチアツプを防止する
に好適な素子分離を行い、高集積度でラツチアツプを起
こすことのない半導体集積回路に関する。
集積回路に係り、特に、CMOSのラツチアツプを防止する
に好適な素子分離を行い、高集積度でラツチアツプを起
こすことのない半導体集積回路に関する。
CMOS論理部を有する誘電体分離方式の半導体集積回路に
関する従来技術として、例えば、特開昭56−158468号公
報等に記載された技術が知られている。この種従来技術
による半導体集積回路は、一般に、CMOS論理部のＰ型素
子とＮ型素子とを誘電体分離方式により完全に分離して
構成されている。そして、このように、CMOS論理部のＰ
型素子とＮ型素子とを完全に誘電体分離する従来技術
は、寄生サイリスタ効果によるラツチアツプの発生を完
全に防止することができるという効果を有する。
関する従来技術として、例えば、特開昭56−158468号公
報等に記載された技術が知られている。この種従来技術
による半導体集積回路は、一般に、CMOS論理部のＰ型素
子とＮ型素子とを誘電体分離方式により完全に分離して
構成されている。そして、このように、CMOS論理部のＰ
型素子とＮ型素子とを完全に誘電体分離する従来技術
は、寄生サイリスタ効果によるラツチアツプの発生を完
全に防止することができるという効果を有する。
しかし、一般に、誘電体分離を行うためには、相対的に
広い分離領域が必要であり、前記従来技術は、Ｐ型素子
とＮ型素子を完全分離するために広い分離領域を必要と
するので、CMOS論理部の集積素子数を増加したり、論理
機能を向上させるために、CMOS論理部の集積密度を向上
させることが困難であるという問題点を有する。
広い分離領域が必要であり、前記従来技術は、Ｐ型素子
とＮ型素子を完全分離するために広い分離領域を必要と
するので、CMOS論理部の集積素子数を増加したり、論理
機能を向上させるために、CMOS論理部の集積密度を向上
させることが困難であるという問題点を有する。
本発明の目的は、前記従来技術の問題点を解決し、高度
な論理機能を有する高集積度のCMOS論理部を備え、誘電
体分離方式特有の高耐圧あるいは大電流のパワー出力能
力を有し、かつ、ラツチアツプ耐量にも非常に優れた、
小型，安価，高性能な半導体集積回路を提供することに
ある。
な論理機能を有する高集積度のCMOS論理部を備え、誘電
体分離方式特有の高耐圧あるいは大電流のパワー出力能
力を有し、かつ、ラツチアツプ耐量にも非常に優れた、
小型，安価，高性能な半導体集積回路を提供することに
ある。
一般に、CMOS論理付高圧半導体集積回路は、信号入力
部、CMOS論理部、CMOS出力部及び主出力部等の機能ブロ
ツクにより構成されており、これらの機能ブロツク別に
その誘電体分離について考察すると、以下に述べるよう
に考察することができる。
部、CMOS論理部、CMOS出力部及び主出力部等の機能ブロ
ツクにより構成されており、これらの機能ブロツク別に
その誘電体分離について考察すると、以下に述べるよう
に考察することができる。
（１） 信号入力部は、一般に集積回路の外部からの過
電流あるいは過電圧といつた、外来ノイズの影響を受け
易く、CMOS回路のラツチアツプ防止対策上最も考慮すべ
き部分である。誘電体分離を行わない一般のCMOS集積回
路は、Ｐ型素子とＮ型素子間の距離、あるいは信号入力
部素子と内部のCMOS論理部を、例えば、100μｍ以上離
して構成することにより、寄生ラテラルPNP（またはNP
N）トランジスタの電流増幅率hFEを小さくする等して、
寄生サイリスタができるだけ点弧しないようにしてい
る。従つて、信号入力部は、誘電体分離により構成し、
他の機能ブロツクとの間も誘電体分離することが望まし
い。
電流あるいは過電圧といつた、外来ノイズの影響を受け
易く、CMOS回路のラツチアツプ防止対策上最も考慮すべ
き部分である。誘電体分離を行わない一般のCMOS集積回
路は、Ｐ型素子とＮ型素子間の距離、あるいは信号入力
部素子と内部のCMOS論理部を、例えば、100μｍ以上離
して構成することにより、寄生ラテラルPNP（またはNP
N）トランジスタの電流増幅率hFEを小さくする等して、
寄生サイリスタができるだけ点弧しないようにしてい
る。従つて、信号入力部は、誘電体分離により構成し、
他の機能ブロツクとの間も誘電体分離することが望まし
い。
（２） CMOS出力部は、前述の信号入力部と全く同様の
理由により、誘電体分離し、他の機能ブロツクとの間も
誘電体分離することが望ましい。また、信号入力部とCM
OS出力部とは、一体とされて１つの信号入力部という機
能ブロツクと見做す場合もあるが、この場合も同様に考
えることができる。
理由により、誘電体分離し、他の機能ブロツクとの間も
誘電体分離することが望ましい。また、信号入力部とCM
OS出力部とは、一体とされて１つの信号入力部という機
能ブロツクと見做す場合もあるが、この場合も同様に考
えることができる。
（３） CMOS論理部は、最も高集積化が要求される部分
であるが、他の機能ブロツクとの間を誘電体分離してお
けば、内部の論理部の誘電体分離を行わなくても、ラツ
チアツプの可能性は極めて少なくすることが可能であ
る。従つて、CMOS論理部は、他の機能ブロツクとの間で
誘電体分離を行うのみで、内部回路の誘電体分離を行わ
なくてよい。
であるが、他の機能ブロツクとの間を誘電体分離してお
けば、内部の論理部の誘電体分離を行わなくても、ラツ
チアツプの可能性は極めて少なくすることが可能であ
る。従つて、CMOS論理部は、他の機能ブロツクとの間で
誘電体分離を行うのみで、内部回路の誘電体分離を行わ
なくてよい。
（４） 主出力部は、高耐圧、大電流出力という誘電体
分離集積回路特有の機能ブロツクであるので、他の機能
ブロツクとの間を従来通り完全に誘電体分離する必要が
ある。
分離集積回路特有の機能ブロツクであるので、他の機能
ブロツクとの間を従来通り完全に誘電体分離する必要が
ある。
前述のような考察の結果、本発明は、半導体集積回路を
次のように構成することにより、前記目的を達成するこ
とができる。
次のように構成することにより、前記目的を達成するこ
とができる。
（１） 信号入力部及びCMOS出力部は、ラツチアツプ防
止上最も問題となる部分であるので、Ｐ型素子とＮ型素
子を完全に誘電体分離し、同時に、内部CMOS論理部等他
の機能ブロツクとの間も基本的に誘電体分離して構成す
る。あるいは、信号入力部のＰ型素子とＮ型素子の一部
または全部について、１入力系統のＰ型素子とＮ型素子
に限定して、同一誘電体分離領域内に形成して、信号入
力部を構成する。
止上最も問題となる部分であるので、Ｐ型素子とＮ型素
子を完全に誘電体分離し、同時に、内部CMOS論理部等他
の機能ブロツクとの間も基本的に誘電体分離して構成す
る。あるいは、信号入力部のＰ型素子とＮ型素子の一部
または全部について、１入力系統のＰ型素子とＮ型素子
に限定して、同一誘電体分離領域内に形成して、信号入
力部を構成する。
（２） CMOS論理部は、その他の機能ブロツクとの間を
完全に誘電体分離し、その内部回路については、少なく
ともその一部を誘電体分離することなく構成する。
完全に誘電体分離し、その内部回路については、少なく
ともその一部を誘電体分離することなく構成する。
（３） 主出力部は、他の機能ブロツクとの間を完全に
誘電体分離して、従来技術の場合と同様に構成する。
誘電体分離して、従来技術の場合と同様に構成する。
また、この種半導体集積回路は、VccまたはGND等を電源
線を伝播して到来する外来ノイズにより、CMOS論理部が
ラツチアツプすることを防止できないので、本発明で
は、さらに、電源線ノイズに対する対策として次のよう
な構成をも備える。
線を伝播して到来する外来ノイズにより、CMOS論理部が
ラツチアツプすることを防止できないので、本発明で
は、さらに、電源線ノイズに対する対策として次のよう
な構成をも備える。
（４） VccまたはGNDの電源線のいずれか一方または両
方に抵抗を挿入し、この抵抗を介してCMOS論理部に対す
る電源の供給を行う。その際、信号入力部、CMOS出力部
等他の機能ブロツクに対する電源線には、前述の抵抗が
挿入されないようにする。
方に抵抗を挿入し、この抵抗を介してCMOS論理部に対す
る電源の供給を行う。その際、信号入力部、CMOS出力部
等他の機能ブロツクに対する電源線には、前述の抵抗が
挿入されないようにする。
（５） Vcc,GNDの電源線間にGNDからVccへ向けて順方
向にダイオードをCMOS論理部と完全に誘電体分離して備
える。このダイオードの特性は、VccとGNDとの間に接続
される他の全ての素子の耐圧以下の逆耐圧を有し、順方
向オン電圧、オン抵抗とも、他の寄生ダイオードより低
いことが望ましい。このダイオードは、PMOSまたはNMOS
トランジスタのドレインダイオードを利用し、このトラ
ンジスタのゲート長を、内部のCMOS論理部で使用してい
る最も短いゲート長を有するMOSトランジスタのゲート
長と同じか、それより短く構成するとよい。
向にダイオードをCMOS論理部と完全に誘電体分離して備
える。このダイオードの特性は、VccとGNDとの間に接続
される他の全ての素子の耐圧以下の逆耐圧を有し、順方
向オン電圧、オン抵抗とも、他の寄生ダイオードより低
いことが望ましい。このダイオードは、PMOSまたはNMOS
トランジスタのドレインダイオードを利用し、このトラ
ンジスタのゲート長を、内部のCMOS論理部で使用してい
る最も短いゲート長を有するMOSトランジスタのゲート
長と同じか、それより短く構成するとよい。
信号入力部のＰ型素子とＮ型素子を完全に誘電体分離
し、同時に、他の機能ブロツクとの間を誘電体分離する
ことにより、信号入力部内に寄生サイリスタ素子が存在
しないことになり、原理的にラツチアツプは発生しない
ことになる。また、外来ノイズにより、PN接合部で発生
するホールや、エレクトロンは、誘電体分離に阻止され
るので、CMOS論理部に悪影響を与えることが無くなる。
また、誘電体分離を用いない一般のCMOS集積回路が入力
部の素子分離に100μｍ以上要しているのに対し、誘電
体分離方式のCMOS集積回路は、素子分離を60μｍ以下で
行うことが可能であるので、信号入力部の集積度を向上
させることができる。
し、同時に、他の機能ブロツクとの間を誘電体分離する
ことにより、信号入力部内に寄生サイリスタ素子が存在
しないことになり、原理的にラツチアツプは発生しない
ことになる。また、外来ノイズにより、PN接合部で発生
するホールや、エレクトロンは、誘電体分離に阻止され
るので、CMOS論理部に悪影響を与えることが無くなる。
また、誘電体分離を用いない一般のCMOS集積回路が入力
部の素子分離に100μｍ以上要しているのに対し、誘電
体分離方式のCMOS集積回路は、素子分離を60μｍ以下で
行うことが可能であるので、信号入力部の集積度を向上
させることができる。
信号入力部のＰ型素子とＮ型素子の一部または全てに関
し、１入力系統のＰ型素子とＮ型素子に限定する形で同
一誘電体分離領域内に形成した場合も、前述と同等の効
果を得ることができる。このような方法によると、同一
誘電体分離領域内にPNPN構造が存在するが、１入力系統
に限定されているため、寄生サイリスタのアノード，カ
ソードは、常に同電位でありラツチアツプは全く発生し
ない。
し、１入力系統のＰ型素子とＮ型素子に限定する形で同
一誘電体分離領域内に形成した場合も、前述と同等の効
果を得ることができる。このような方法によると、同一
誘電体分離領域内にPNPN構造が存在するが、１入力系統
に限定されているため、寄生サイリスタのアノード，カ
ソードは、常に同電位でありラツチアツプは全く発生し
ない。
CMOS出力部に関しても、信号入力部と同様である。ま
た、信号入力部とCMOS出力部とを合わせ、信号入出力部
という機能ブロツクと見做した場合も同様である。
た、信号入力部とCMOS出力部とを合わせ、信号入出力部
という機能ブロツクと見做した場合も同様である。
CMOS論理部は、Ｐ型素子とＮ型素子を少なくとも一部を
誘電体分離していないので、分離領域を60μｍから10μ
ｍに大幅に低減可能であり、誘電体分離を用いない一般
的なCMOS集積回路と同等の素子の集積度を得ることがで
き、Ｐ型素子とＮ型素子とを完全に誘電体分離する方法
と比較し、飛躍的にその論理機能を向上させることがで
きる。一方、他の機能ブロツクとの間は、完全に誘電体
分離されているので、過電流あるいは過電圧等の外来ノ
イズにより、他の機能ブロツクのPN接合に注入されたホ
ールやエレクトロンが、このCMOS論理部に到達する可能
性が皆無とできる。従つて、CMOS論理部は、その内部に
寄生サイリスタ構造が存在するにもかかわらず、ラツチ
アツプが発生する可能性が極めて小さい。
誘電体分離していないので、分離領域を60μｍから10μ
ｍに大幅に低減可能であり、誘電体分離を用いない一般
的なCMOS集積回路と同等の素子の集積度を得ることがで
き、Ｐ型素子とＮ型素子とを完全に誘電体分離する方法
と比較し、飛躍的にその論理機能を向上させることがで
きる。一方、他の機能ブロツクとの間は、完全に誘電体
分離されているので、過電流あるいは過電圧等の外来ノ
イズにより、他の機能ブロツクのPN接合に注入されたホ
ールやエレクトロンが、このCMOS論理部に到達する可能
性が皆無とできる。従つて、CMOS論理部は、その内部に
寄生サイリスタ構造が存在するにもかかわらず、ラツチ
アツプが発生する可能性が極めて小さい。
主出力部は、従来技術と同様に他の機能ブロツクと完全
に誘電体分離されているので、高耐圧であり、大電流出
力を可能にしている。
に誘電体分離されているので、高耐圧であり、大電流出
力を可能にしている。
VccまたはGNDの電源線のいずれか一方または両方に抵抗
を挿入し、この抵抗を介してCMOS論理部に対する電源の
供給を行うことにより、一般のCMOS集積回路と同程度し
かない、電源線を伝播してくる外来ノイズに対するCOMS
論理部のラツチアツプ耐量を増大させることができる。
すなわち、電源線を伝播してくる外来ノイズは、前記抵
抗と集積回路内部の寄生容量とにより構成されるフイル
タによる効果で、そのレベル及びdV/dtが低減されるこ
とになり、CMOS論理部のラツチアツプ耐量は、格段に向
上する。なお、誘電体分離を用いない一般のCMOS集積回
路に対して、前述の方法を用いると、CMOS論理部の動作
中に、前記抵抗の両端に生ずる電位差により、信号入力
部またはCMOS出力部と、CMOS論理部との間に、余計な電
流が発生する場合があり、ラツチアツプが発生すること
があるが、誘電体分離集積回路においては、このような
ことを防止することが容易であり、誘電体分離方式の半
導体集積回路に、前記抵抗を挿入した電源線を組合わせ
て用いることは、特に優れたものである。
を挿入し、この抵抗を介してCMOS論理部に対する電源の
供給を行うことにより、一般のCMOS集積回路と同程度し
かない、電源線を伝播してくる外来ノイズに対するCOMS
論理部のラツチアツプ耐量を増大させることができる。
すなわち、電源線を伝播してくる外来ノイズは、前記抵
抗と集積回路内部の寄生容量とにより構成されるフイル
タによる効果で、そのレベル及びdV/dtが低減されるこ
とになり、CMOS論理部のラツチアツプ耐量は、格段に向
上する。なお、誘電体分離を用いない一般のCMOS集積回
路に対して、前述の方法を用いると、CMOS論理部の動作
中に、前記抵抗の両端に生ずる電位差により、信号入力
部またはCMOS出力部と、CMOS論理部との間に、余計な電
流が発生する場合があり、ラツチアツプが発生すること
があるが、誘電体分離集積回路においては、このような
ことを防止することが容易であり、誘電体分離方式の半
導体集積回路に、前記抵抗を挿入した電源線を組合わせ
て用いることは、特に優れたものである。
また、Vcc,GNDの電源線間にダイオードを設けることに
より、外来ノイズによりVcc線に正方向の過電圧が加わ
つた場合でも、このダイオードが先にアバランシエし、
CMOS論理部がアバランシエモードのラツチアツプに突入
することを防止することができる。逆に、外来ノイズに
よりVcc線に負方向の過電圧が加わつた場合、前記ダイ
オードが先にオンとなり、CMOS論理部の寄生ダイオード
がオンとなることによるラツチアツプを防止することが
できる。このダイオードは、信号入力部、CMOS出力部に
設けるか、または独立に誘電体分離して設けるとよい
が、他の素子と寄生サイリスタを構成しないように、誘
電体分離して設けられる。
より、外来ノイズによりVcc線に正方向の過電圧が加わ
つた場合でも、このダイオードが先にアバランシエし、
CMOS論理部がアバランシエモードのラツチアツプに突入
することを防止することができる。逆に、外来ノイズに
よりVcc線に負方向の過電圧が加わつた場合、前記ダイ
オードが先にオンとなり、CMOS論理部の寄生ダイオード
がオンとなることによるラツチアツプを防止することが
できる。このダイオードは、信号入力部、CMOS出力部に
設けるか、または独立に誘電体分離して設けるとよい
が、他の素子と寄生サイリスタを構成しないように、誘
電体分離して設けられる。
このラツチアツプ防止用ダイオードは、やはり誘電体分
離された集積回路に用いられることによりその真価を発
揮することができる。その理由は、前述したアバランシ
エモードあるいは順方向オンモードで発生するホールや
エレクトロンが、誘電体分離方式であるために、寄生サ
イリスタ素子のゲートトリガ電流となり得ないからであ
る。
離された集積回路に用いられることによりその真価を発
揮することができる。その理由は、前述したアバランシ
エモードあるいは順方向オンモードで発生するホールや
エレクトロンが、誘電体分離方式であるために、寄生サ
イリスタ素子のゲートトリガ電流となり得ないからであ
る。
前述の電源線の抵抗とダイオードとを組合わせて使用す
ると、集積回路のラツチアツプ耐量をさらに向上させる
ことができる。
ると、集積回路のラツチアツプ耐量をさらに向上させる
ことができる。
また、前述のダイオードをMOSトランジスタのドレイン
ダイオードを利用して構成すれば、他のVcc及びGND間に
接続される素子より低いアバランシエ電圧を得ることが
容易であり、ラツチアツプ防止用ダイオードとして好適
である。
ダイオードを利用して構成すれば、他のVcc及びGND間に
接続される素子より低いアバランシエ電圧を得ることが
容易であり、ラツチアツプ防止用ダイオードとして好適
である。
前述のように、本発明は、誘電体分離の方法に工夫を行
うことにより、また、電源線からのノイズに対する対策
を行うことにより、高度の論理機能と誘電体分離方式特
有のパワー出力部とを併せ持ちながら、通常のCMOS集積
回路よりラツチアツプの発生が少なく、小型で安価な高
性能の半導体集積回路を実現できる。
うことにより、また、電源線からのノイズに対する対策
を行うことにより、高度の論理機能と誘電体分離方式特
有のパワー出力部とを併せ持ちながら、通常のCMOS集積
回路よりラツチアツプの発生が少なく、小型で安価な高
性能の半導体集積回路を実現できる。
以下、本発明による半導体集積回路の一実施例を図面に
より詳細に説明する。
より詳細に説明する。
第１図は本発明を適用したCMOS論理部を有する誘電体分
離方式高耐圧パワー半導体集積回路の素子レイアウトを
模式的に示した実施例の構成図である。第１図におい
て、１〜３は信号入力部、４はCMOS論理部、5,6はCMOS
出力部、７は主出力部、８はラツチアツプ防止用ダイオ
ード部、９は誘電体分離領域、10はＰ型入力保護抵抗、
11はＮ型入力保護ダイオード、12はNMOSトランジスタ、
13はPMOSトランジスタ、14は高耐圧出力NPNトランジス
タ、15はラツチアツプ防止用ポリシリコン抵抗、16はラ
ツチアツプ防止用NMOSダイオードである。
離方式高耐圧パワー半導体集積回路の素子レイアウトを
模式的に示した実施例の構成図である。第１図におい
て、１〜３は信号入力部、４はCMOS論理部、5,6はCMOS
出力部、７は主出力部、８はラツチアツプ防止用ダイオ
ード部、９は誘電体分離領域、10はＰ型入力保護抵抗、
11はＮ型入力保護ダイオード、12はNMOSトランジスタ、
13はPMOSトランジスタ、14は高耐圧出力NPNトランジス
タ、15はラツチアツプ防止用ポリシリコン抵抗、16はラ
ツチアツプ防止用NMOSダイオードである。
本発明の一実施例は、第１図に示すように、信号入力部
１〜３、CMOS論理部４、CMOS出力部5,6、主出力部７及
びラツチアツプ防止用ダイオード部８を形成している領
域が、誘電体分離領域９により、それぞれ分離されて一
枚の半導体基板内に形成されて構成されている。
１〜３、CMOS論理部４、CMOS出力部5,6、主出力部７及
びラツチアツプ防止用ダイオード部８を形成している領
域が、誘電体分離領域９により、それぞれ分離されて一
枚の半導体基板内に形成されて構成されている。
信号入力部１は、Ｐ型入力保護抵抗10を複数個備えたＰ
型素子の領域であり、信号入力部２は、Ｎ型入力保護ダ
イオード11を複数個備えたＮ型素子の領域である。信号
入力部1,2内のＰ型入力保護抵抗10と、Ｎ型入力保護ダ
イオード11は、夫々１個が対とされ結線されて信号入力
線に対する保護回路を構成する。本発明による半導体装
置の信号入力部は、誘電体分離領域９により分離された
Ｐ型素子の領域である信号入力部１とＮ型素子の領域で
ある信号入力部２とにより構成される。
型素子の領域であり、信号入力部２は、Ｎ型入力保護ダ
イオード11を複数個備えたＮ型素子の領域である。信号
入力部1,2内のＰ型入力保護抵抗10と、Ｎ型入力保護ダ
イオード11は、夫々１個が対とされ結線されて信号入力
線に対する保護回路を構成する。本発明による半導体装
置の信号入力部は、誘電体分離領域９により分離された
Ｐ型素子の領域である信号入力部１とＮ型素子の領域で
ある信号入力部２とにより構成される。
本発明の半導体装置の信号入力部の他の例として、第１
図中に信号入力部３が示されている。この信号入力部３
は、誘電体分離領域９に分離された領域内に、Ｐ型入力
保護抵抗10とＮ型入力保護ダイオード11が対とされた入
力保護回路が１回路のみ形成されて構成されている。こ
の信号入力部３内に存在する寄生サイリスタは、そのア
ノードとカソードが短絡されているので、ラツチアツプ
することはない。
図中に信号入力部３が示されている。この信号入力部３
は、誘電体分離領域９に分離された領域内に、Ｐ型入力
保護抵抗10とＮ型入力保護ダイオード11が対とされた入
力保護回路が１回路のみ形成されて構成されている。こ
の信号入力部３内に存在する寄生サイリスタは、そのア
ノードとカソードが短絡されているので、ラツチアツプ
することはない。
本発明による半導体装置の信号入力部は、前述したよう
な、入力保護回路を１回路のみ有するように誘電体分離
した信号入力部３を複数個備えて構成してもよく、ま
た、このような信号入力部３と、前述した信号入力部1,
2を組合わせて構成してもよく、さらに、信号入力部1,2
のみで構成してもよい。第１図に示す例において、信号
入力部1,2は、夫々３個のＰ型入力保護抵抗10と３個の
入力保護ダイオード11とを備えているが、この数は、入
力信号数に応じて任意でよいことはいうまでもない。
な、入力保護回路を１回路のみ有するように誘電体分離
した信号入力部３を複数個備えて構成してもよく、ま
た、このような信号入力部３と、前述した信号入力部1,
2を組合わせて構成してもよく、さらに、信号入力部1,2
のみで構成してもよい。第１図に示す例において、信号
入力部1,2は、夫々３個のＰ型入力保護抵抗10と３個の
入力保護ダイオード11とを備えているが、この数は、入
力信号数に応じて任意でよいことはいうまでもない。
CMOS論理部４は、多数のNMOSトランジスタとPMOSトラン
ジスタ等が集積化され、高度な論理機能を行う論理部を
構成している領域である。このCMOS論理部４は、信号入
力部１〜３と同様に他の機能ブロツクとの間が誘電体分
離領域９により分離されているが、その内部回路は、全
く誘電体分離されることなく、あるいはその一部を誘電
体分離することなく構成される。また、内部回路に対す
る電源Vccの供給は、このCMOS論理部４を構成する領域
内に、基板シリコン層とは酸化膜により絶縁されている
ポリシリコン膜によるラツチアツプ防止用抵抗15を設
け、この抵抗15を介して行われる。このCMOS論理部４
は、その電源の供給がラツチアツプ防止用抵抗15を介し
て行われており、寄生容量とこの抵抗15とのフイルタ効
果により、また、他の機能ブロツクとの間が誘電体分離
されていることにより、他の機能ブロツクからのノイズ
の影響を受けることがなく、ラツチアツプを生じること
がない。また、内部回路を誘電体分離していないので、
高集積化が可能であり、高度な論理機能を実現すること
ができる。
ジスタ等が集積化され、高度な論理機能を行う論理部を
構成している領域である。このCMOS論理部４は、信号入
力部１〜３と同様に他の機能ブロツクとの間が誘電体分
離領域９により分離されているが、その内部回路は、全
く誘電体分離されることなく、あるいはその一部を誘電
体分離することなく構成される。また、内部回路に対す
る電源Vccの供給は、このCMOS論理部４を構成する領域
内に、基板シリコン層とは酸化膜により絶縁されている
ポリシリコン膜によるラツチアツプ防止用抵抗15を設
け、この抵抗15を介して行われる。このCMOS論理部４
は、その電源の供給がラツチアツプ防止用抵抗15を介し
て行われており、寄生容量とこの抵抗15とのフイルタ効
果により、また、他の機能ブロツクとの間が誘電体分離
されていることにより、他の機能ブロツクからのノイズ
の影響を受けることがなく、ラツチアツプを生じること
がない。また、内部回路を誘電体分離していないので、
高集積化が可能であり、高度な論理機能を実現すること
ができる。
CMOS出力部5,6は、夫々複数個（図には簡単のため１個
のみ示している）のNMOSトランジスタ12とPMOSトランジ
スタ13とが集積化された領域であり、これらが結線され
て複数個のCMOS出力回路を構成している。CMOS出力部５
は、Ｎ型素子の領域として、またCMOS出力部６は、Ｐ型
素子の領域として、夫々、誘電体分離領域９により、完
全に両者が分離されている。本発明による集積回路のCM
OS出力部は、前述のような完全に誘電体分離されたＮ型
素子のCMS出力部５とＰ型素子のCMOS出力部６とにより
構成されているので、ラツチアツプが発生することはな
い。
のみ示している）のNMOSトランジスタ12とPMOSトランジ
スタ13とが集積化された領域であり、これらが結線され
て複数個のCMOS出力回路を構成している。CMOS出力部５
は、Ｎ型素子の領域として、またCMOS出力部６は、Ｐ型
素子の領域として、夫々、誘電体分離領域９により、完
全に両者が分離されている。本発明による集積回路のCM
OS出力部は、前述のような完全に誘電体分離されたＮ型
素子のCMS出力部５とＰ型素子のCMOS出力部６とにより
構成されているので、ラツチアツプが発生することはな
い。
主出力部７は、誘電体分離集積回路特有の高耐圧パワー
素子が集積される領域であり、図には、高耐圧NPNトラ
ンジスタ14を１個のみ代表として示している。これらの
高耐圧パワー素子が、必要に応じさらに細かく誘電体分
離されて主出力部内に形成されることはいうまでもな
い。
素子が集積される領域であり、図には、高耐圧NPNトラ
ンジスタ14を１個のみ代表として示している。これらの
高耐圧パワー素子が、必要に応じさらに細かく誘電体分
離されて主出力部内に形成されることはいうまでもな
い。
ラツチアツプ防止用ダイオード部８は、電源Vcc及びGND
間に挿入されるラツチアツプ防止用ダイオードを形成す
る領域であり、他の機能ブロツク同様に、誘電体分離領
域９により分離されている。このダイオードは、NMOSダ
イオード16により構成されており、本発明による半導体
集積回路において、電源VccとGNDとの間に接続される他
の全ての素子の耐圧以下の逆耐圧を有し、順方向オン電
圧、オン抵抗ともに他の寄生ダイオードより低くなるよ
うに形成される。このようなダイオード16を電源VccとG
NDとの間に挿入することにより、外来ノイズにより電源
Vccに正方向の過電圧が加わつた場合、このダイオード1
6が先にアバランシエし、CMOS論理部４がアバランシエ
モードのラツチアツプに突入することを防止でき、逆
に、電源Vccに負方向の過電圧が加わつた場合、ダイオ
ード16が先にオンとなり、CMOS論理部４内の寄生ダイオ
ードがオンとなることによるラツチアツプを防止でき
る。
間に挿入されるラツチアツプ防止用ダイオードを形成す
る領域であり、他の機能ブロツク同様に、誘電体分離領
域９により分離されている。このダイオードは、NMOSダ
イオード16により構成されており、本発明による半導体
集積回路において、電源VccとGNDとの間に接続される他
の全ての素子の耐圧以下の逆耐圧を有し、順方向オン電
圧、オン抵抗ともに他の寄生ダイオードより低くなるよ
うに形成される。このようなダイオード16を電源VccとG
NDとの間に挿入することにより、外来ノイズにより電源
Vccに正方向の過電圧が加わつた場合、このダイオード1
6が先にアバランシエし、CMOS論理部４がアバランシエ
モードのラツチアツプに突入することを防止でき、逆
に、電源Vccに負方向の過電圧が加わつた場合、ダイオ
ード16が先にオンとなり、CMOS論理部４内の寄生ダイオ
ードがオンとなることによるラツチアツプを防止でき
る。
第１図に示す例では、ダイオード16は、独立に誘電体分
離した領域に形成されているが、CMOS出力部5,6、信号
入力部１〜３内に、他の素子と寄生サイリスタを構成し
ないように誘電体分離して設けてもよい。また、ダイオ
ード16は、PMOSまたはNMOSトランジスタのドレインダイ
オードを利用すれば、本発明の集積回路内の他の素子の
アバランシエ電圧より低いアバランシエ電圧を有するよ
うに構成できる。さらに、このダイオード16を形成する
MOSトランジスタのゲート長をCMOS論理部４で使用して
いるMOSトランジスタの最も短いゲート長に等しいか、
それより短いゲート長とすることにより、このダイオー
ドは、確実に他の素子より低いアバランシエ電圧を有す
るダイオードとなり、ラツチアツプ防止用のダイオード
として好適なものとなる。
離した領域に形成されているが、CMOS出力部5,6、信号
入力部１〜３内に、他の素子と寄生サイリスタを構成し
ないように誘電体分離して設けてもよい。また、ダイオ
ード16は、PMOSまたはNMOSトランジスタのドレインダイ
オードを利用すれば、本発明の集積回路内の他の素子の
アバランシエ電圧より低いアバランシエ電圧を有するよ
うに構成できる。さらに、このダイオード16を形成する
MOSトランジスタのゲート長をCMOS論理部４で使用して
いるMOSトランジスタの最も短いゲート長に等しいか、
それより短いゲート長とすることにより、このダイオー
ドは、確実に他の素子より低いアバランシエ電圧を有す
るダイオードとなり、ラツチアツプ防止用のダイオード
として好適なものとなる。
前述したように、本発明による実施例によれば、高度の
論理機能と、独特の高耐圧パワー出力部とを併せ持ち、
かつ、ラツチアツプ耐量の極めて高い、小型、安価で非
常に高性能な半導体集積回路を提供することができる。
論理機能と、独特の高耐圧パワー出力部とを併せ持ち、
かつ、ラツチアツプ耐量の極めて高い、小型、安価で非
常に高性能な半導体集積回路を提供することができる。
以上説明したように、本発明によれば、CMOS論理回路を
有する誘電体分離半導体集積回路の論理機能を大幅に向
上させることができ、高耐圧あるいは大電流のパワー半
導体集積回路を大幅にインテリジエント化することがで
きる。
有する誘電体分離半導体集積回路の論理機能を大幅に向
上させることができ、高耐圧あるいは大電流のパワー半
導体集積回路を大幅にインテリジエント化することがで
きる。
第１図は本発明を適用したCMOS論理部を有する誘電体分
離方式高耐圧パワー半導体集積回路の素子レイアウトを
模式的に示した実施例の構成図である。 １〜３……信号入力部、４……CMOS論理部、5,6……CMO
S出力部、７……主出力部、８……ラツチアツプ防止用
ダイオード部、９……誘電体分離領域、10……Ｐ型入力
保護抵抗、11……Ｎ型入力保護ダイオード、12……NMOS
トランジスタ、13……PMOSトランジスタ、14……高耐圧
出力NPNトランジスタ、15……ラツチアツプ防止用ポリ
シリコン抵抗、16……ラツチアツプ防止用NMOSダイオー
ド。
離方式高耐圧パワー半導体集積回路の素子レイアウトを
模式的に示した実施例の構成図である。 １〜３……信号入力部、４……CMOS論理部、5,6……CMO
S出力部、７……主出力部、８……ラツチアツプ防止用
ダイオード部、９……誘電体分離領域、10……Ｐ型入力
保護抵抗、11……Ｎ型入力保護ダイオード、12……NMOS
トランジスタ、13……PMOSトランジスタ、14……高耐圧
出力NPNトランジスタ、15……ラツチアツプ防止用ポリ
シリコン抵抗、16……ラツチアツプ防止用NMOSダイオー
ド。
Claims (6)
- 【請求項１】信号入力部、CMOS論理部、CMOS出力部、及
び、主出力部のそれぞれ機能ブロックとして備え、これ
らの機能ブロックが、誘電体分離されて集積された誘電
体分離方式の半導体集積回路において、前記信号入力部
は、複数の入力系統を有し、複数の入力系統のそれぞれ
が、Ｐ型素子とＮ型素子とを含んで構成され、前記複数
の入力系統に含まれるＰ型素子とＮ型素子とがそれぞれ
１つの誘電体分離領域内に分離されて形成されることを
特徴とする半導体集積回路。 - 【請求項２】前記CMOS論理部のVccまたはGND電源線のい
ずれか一方または両方に抵抗を挿入することを特徴とす
る特許請求の範囲第１項記載の半導体集積回路。 - 【請求項３】Vcc及びGND電源線間に、GNDからVccに向け
て順方向となるようにダイオードを備えたことを特徴と
する特許請求の範囲第１項または第２項記載の半導体集
積回路。 - 【請求項４】前記ダイオードは、NMOSまたはPMOSのドレ
インダイオードであることを特徴とする特許請求の範囲
第３項記載の半導体集積回路。 - 【請求項５】前記ドレインダイオードは、CMOS論理部で
使用するMOSトランジスタの最も短いゲート長に等しい
か、それより短い長さのゲート長を有するMOSトランジ
スタにより形成されることを特徴とする特許請求の範囲
第４項記載の半導体集積回路。 - 【請求項６】信号入力部、CMOS論理部、CMOS出力部、及
び、主出力部のそれぞれを機能ブロックとして備え、こ
れらの機能ブロックが、誘電体分離されて集積された誘
電体分離方式の半導体集積回路において、前記信号入力
部は、複数の入力系統を有し、複数の入力系統のそれぞ
れが、Ｐ型素子とＮ型素子とを含んで構成され、前記複
数の入力系統のそれぞれ１つの誘電体分離領域内に分離
されて形成されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314076A JPH0770612B2 (ja) | 1987-12-14 | 1987-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314076A JPH0770612B2 (ja) | 1987-12-14 | 1987-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155655A JPH01155655A (ja) | 1989-06-19 |
| JPH0770612B2 true JPH0770612B2 (ja) | 1995-07-31 |
Family
ID=18048939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314076A Expired - Lifetime JPH0770612B2 (ja) | 1987-12-14 | 1987-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770612B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157558A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit device |
| JPS60207363A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-12-14 JP JP62314076A patent/JPH0770612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01155655A (ja) | 1989-06-19 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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