JPH0449775B2 - - Google Patents

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JPH0449775B2
JPH0449775B2 JP58162034A JP16203483A JPH0449775B2 JP H0449775 B2 JPH0449775 B2 JP H0449775B2 JP 58162034 A JP58162034 A JP 58162034A JP 16203483 A JP16203483 A JP 16203483A JP H0449775 B2 JPH0449775 B2 JP H0449775B2
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semiconductor
film
insulating film
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point metal
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Iwao Higashinakagaha
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係わり、特
に半導体素子を多層に実現する３次元集積回路の
製造方法に関する。
〔発明の技術的背景とその問題点〕
従来、半導体素子の活性領域は２次元的に配列
されており、その高密度化は専ら活性領域及び素
子領域の微細化によつて追求されている。現在も
この傾向は続いているが、最近別の方向からの高
密度化・高速化の技術が追求され始めている。こ
れは、能動素子を立体的に積み上げていく、所謂
３次元集積回路技術である。
３次元集積回路技術では、絶縁膜上に形成した
多結晶若しくは非晶質の半導体層を、レーザアニ
ールや電子ビームアニール等によつて単結晶化す
る。このとき、半導体層は瞬間的に溶融状態とな
り、その前に固化したところの影響を受けながら
固化し単結晶領域を広げていく。この単結晶領域
に能動素子を形成し、その後全面に絶縁膜を被着
する。次いで、この絶縁膜上に上記と同様にして
半導体層の単結晶領域を形成し、該領域に再び能
動素子を形成する。これにより、能動素子が積層
形成されることになり、高密度で高速の集積回路
を実現することができる。
しかしながら、この種の方法にあつては次のよ
うな問題があつた。すなわち、下層に能動素子が
ある状態で上層の単結晶領域を形成するため、該
領域形成に際して下層に局所的な温度上昇が生じ
る。この温度上昇により、下層の能動素子の拡散
長変化や配線接続部の劣化を招く等の問題があつ
た。
〔発明の目的〕
本発明の目的は、上層半導体層を単結晶化する
際に下層の素子に加わる熱的影響を極力少なくす
ることができ、３次元集積回路の特製向上等をは
かり得る半導体装置の製造方法を提供することに
ある。
〔発明の概要〕
本発明の骨子は、層間絶縁膜に熱を拡散するた
めの通路を形成し、下層に加わる熱を速やかに放
散することにある。
すなわち本発明は、絶縁膜を挟んで複数の半導
体素子を３次元的に形成する半導体装置の製造方
法において、その表面にチツプ間を分離するスク
ライブラインを有する基板上に素子を形成した
後、全面に層間絶縁膜を被着し、次いで上記スク
ライブライン上の上記絶縁膜を選択エツチングし
て溝部を形成し、該溝部には高融点金属を埋め込
み、しかるのち全面に半導体膜を形成し、更にア
ニール処理して半導体膜を単結晶化し、単結晶化
された半導体膜上に上層の素子を形成うるように
した方法である。
〔発明の効果〕
本発明によれば、上層の素子形成工程における
レーザアニール等の熱処理に際し、下層に伝わつ
た熱を高融点金属を介して速やかに放散すること
ができる。このため、上記熱処理に起因する下層
の半導体素子の特性劣化を未然に防止することが
でき、３次元集積回路技術における有用性は絶大
である。また、熱を放散するための高融点金属を
スクライブライン上に形成しているので、高融点
金属形成のために集積度が低下する等の不都合は
ない。
〔発明の実施例〕
第１図ａ〜ｅは本発明の一実施例に係わる３次
元集積回路製造工程を示す断面図である。まず、
第１図ａに示す如くシリコン基板１上に周知の技
術を用いて所望の素子２を形成し、その後全面に
層間絶縁膜３を被着形成した。続いて通常のフオ
トエツチング工程を用い、第１図ｂに示す如くス
クライブライン上の絶縁膜３を選択エツチング
し、スクライブライン上に溝部４を形成した。そ
こで、上記絶縁膜３に対しては通常上層素子との
接続のためにコンタクトホールを形成する工程が
含まれるので、この工程と上記溝部形成工程とを
同時に行つてもよい。
次に、第１図ｃに示す如く溝部４内に高融点金
属膜５を埋め込み形成した。この高融点金属膜５
は、後の電子ビームアニール或いはレーザアニー
ルに耐えられるものであればよく、Mo、Ｗ、
Ta、Ti等がよい。ここで、Mo若しくはＷの場
合には、それぞれの弗化物によりシリコン基板１
の露出している部分にのみ選択形成することがで
き、その工程が極めて容易である。したがつて、
本実施例では高融点金属膜５としてMoを用い
た。なお、TaやTi等を用いる場合、全面に金属
膜５を形成したのち、フオトエツチング工程によ
つて溝部４以外の金属膜５を除去すればよい。こ
の場合、マスク合わせを厳格にする必要がにの
で、その工程は比較的容易である。
次に、第１図ｄに示す如く全面に多結晶シリコ
ン膜６を形成した。このシリコン膜形成には、
LPCVD法や電子ビーム蒸着法等を選べばよい。
次いで、電子ビーム若しくはレーザビームを用い
て、第１図ｅに示す如く多結晶シリコン膜６をビ
ームアニールし、シリコン膜６を単結晶化する。
ここで、上記アニールにより下層に加わる熱は、
前記高融点金属膜５を介して速やかに放散され
る。したがつて、上層の熱処理に起因する下層素
子の特性劣化等を未然に防止することができる。
これ以降は、周知の技術を用い単結晶化された
シリコン膜６上に能動素子を形成するとによつ
て、能動素子を２層に積層形成した３次元集積回
路が実現されることになる。また、シリコン膜６
上に上述した方法により更に上層半導体層を形成
することも可能である。
かくして本実施例方法によれば、層間絶縁膜３
に埋め込んだ高融点金属膜５により、上層シリコ
ン膜６の単結晶化に際して下層の素子２に加わる
熱的影響を極めて少なくすることができる。この
ため、上層の素子形成工程（特に熱処理）に起因
する下層素子の特性劣化を未然に防止することが
でき、３次元集積回路の素子特性及び信頼性の向
上をはかり得る。また、熱を放熱するための高融
点金属膜５をスクライブライン上に配しているの
で、これにより集積度低下は生じない。また、上
層シリコン膜６の単結晶化に限らず、上層のイオ
ン注入層の活性化に伴うアニール時にも上記の効
果は十分期待できる。
第２図ａ，ｂは他の実施例を説明するための工
程断面図である。第１図ａ〜ｅと同一部分には同
一符号を付して、その群しい説明は省略する。こ
の実施例が先に説明した実施例と異なる点は、前
記溝部４の深さにある。すなわち本実施例では、
前記第１図ｂに示す工程で基板１の内部に至る深
さまで、第２図ａに示す如く選択エツチングす
る。次いで、第２図ｂに示す如く先の実施例と同
様に溝部４に高融点金属膜５を埋め込む。これ以
降は、先の実施例と同様である。
この実施例方法では、先の実施例と同様の効果
が得られるのは勿論のこと、金属点金属膜５と基
板１との接触面積を大きくできるので、熱拡散路
の熱抵抗をより小さくすることができる。このた
め、下層素子２に加わる熱的影響を先の実施例以
上に少なくすことができる。
なお、本発明は上述した各実施例に限定される
ものではない。例えば、前記スクライブライン上
の層間絶縁膜に埋め込む高融点金属膜はMoに限
るものではなく、Ｗ、Ti、Ta等上層のアニール
に十分耐え得るものであればよい。また、素子を
形成するための半導体層は２に限らず、３層以上
に積層したものでもよい。さらに、能動素子の集
積密度を少し犠牲にするならば、スクライブライ
ンに加えチツプ内に高融点金属膜を配し、これを
スクライブライン上の高融点金属膜に接続するよ
うにしてよい。この場合、集積密度は若干低下す
るが、熱拡散をより速やかに行い得ることにな
る。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【図面の簡単な説明】
第１図ａ〜ｅは本発明の一実施例に係わる３次
元集積回路製造工程を示す断面図、第２図ａ，ｂ
は本発明の他の実施例を説明するための工程断面
図である。 １……基板、２……能動素子、３……層間絶縁
膜、４……溝部、５……高融点金属膜、６……多
結晶シリコン膜。

Claims (1)

  1. 【特許請求の範囲】 １ 絶縁膜を挟んで複数の半導体素子を３次元的
    に形成する半導体装置の製造方法において、その
    表面にチツプ間を分離するスクライプラインを有
    する基板上に素子を形成した後、全面に層間絶縁
    膜を被着し、次いで上記スクライプライン上の上
    記絶縁膜を選択エツチングして連続した溝部を形
    成し、該溝部にはアニール処理時の熱を放散する
    ための高融点金属を埋め込み、しかるのち全面に
    半導体膜を形成してアニール処理し、該半導体膜
    を単結晶化し、更に単結晶化された半導体膜上に
    は上層の素子を形成することを特徴とする半導体
    装置の製造方法。 ２ 前記高融点金属としてMo又はＷを用いるこ
    とを特徴とする特許請求の範囲第１項記載の半導
    体装置の製造方法。
JP16203483A 1983-09-05 1983-09-05 半導体装置の製造方法 Granted JPS6054425A (ja)

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JPS6054425A JPS6054425A (ja) 1985-03-28
JPH0449775B2 true JPH0449775B2 (ja) 1992-08-12

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5878455A (ja) * 1981-10-08 1983-05-12 Nec Corp 半導体装置の製造方法
JPS5878454A (ja) * 1981-10-08 1983-05-12 Nec Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5878455A (ja) * 1981-10-08 1983-05-12 Nec Corp 半導体装置の製造方法
JPS5878454A (ja) * 1981-10-08 1983-05-12 Nec Corp 半導体装置の製造方法

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JPS6054425A (ja) 1985-03-28

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