KR100462509B1 - 상전이에 의한 저항치의 변화로 프로그램되는프로그래머블 소자 - Google Patents
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Abstract
프로그래머블 소자는, 다결정 실리콘막과, 상기 다결정 실리콘막에 적층된 금속 규화물막 또는 금속막을 갖는 저항체를 구비하고 있다. 상기 프로그래머블 소자는, 열에 의해 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시킴에 따라 전기 저항치가 변화하고, 이 전기 저항치의 변화에 기초하여 프로그램된다.
Description
본 발명은 프로그램 조작에 의해서 기능이나 회로 구성의 변경을 행하기 위한 프로그래머블 소자, 완성 후에 기능 혹은 회로 구성을 변경 가능한 프로그래머블 회로, 및 상기 프로그래머블 소자나 프로그래머블 회로를 구비한 반도체 장치에 관한 것이다. 더 자세하게는, 예를 들면 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array)(FPGA)나 메모리 어레이(Memory array)의 리던던시 전환 회로에 이용되는 것이다.
반도체 장치에 있어서는, 물리적인 장치 완성 후에 프로그램 조작을 행하여 기능이나 회로 구성의 변경을 행하는 것이 있다. 예를 들면, FPGA에서는 제조된 반도체 장치에 소정의 프로그램 조작을 행하여 논리 동작을 변경하여 이용한다. 또한, 대규모의 메모리 장치에서는, 제조 시에 발생한 결함 부분을 절단하여, 미리 준비된 예비 소자로 전환함으로써 장치 전체의 기능 회복을 행하여, 수율의 향상을 도모하는 것(리던던시 처리라고 불린다)가 일반적으로 행해지고 있다.
이들의 프로그램 조작에는 몇개의 방법이 알려져 있으며, 메모리 장치의 리던던시 처리로 가장 많이 이용되고 있는 방법은, 퓨즈(fuge) 소자에 외부에서 레이저 빔을 조사함으로써 용단시키는 방법, 또는 전기적인 방법으로 마찬가지로 퓨즈소자를 용단시키는 방법이다. 즉, 결함 부분의 퓨즈 소자를 용단하여 절단하고, 결함 부분 대신에 미리 준비된 예비 소자를 선택하도록 회로 구성을 전환한다.
도 1a는 종래의 전형적인 퓨즈 소자의 구성예를 나타내는 패턴 평면도이며, 도 1b는 도 1a의 1B-1B선을 따른 단면 구성도이다. 퓨즈 소자(1)는 중앙부가 가늘게 된 금속 배선 또는 다결정 실리콘 등의 도체로 형성되고, 일단 및 타단이 층간 절연막(2)에 형성된 컨택트 홀(2-1, 2-2)을 각각 경유하여, 배선(3-1, 3-2)에 전기적으로 접속되어 있다.
상기 퓨즈 소자(1) 및 배선(3-1, 3-2) 상에는 표면 보호막(6)이 형성되고, 이 표면 보호막(6)의 퓨즈 소자(1) 상에 개구창(4)이 배치되어 있다. 그리고, 그 개구창(4)을 통해서 퓨즈 소자(1)에 레이저 빔을 조사하여 절단(용단)한다.
그런데, 반도체 장치 중에 형성되는 각 소자의 미세화와 집적 회로의 대규모화에 따라, 상기 퓨즈 소자의 필요수도 증가하기 때문에, 퓨즈 소자의 미세화가 요구되고 있다.
그러나, 상기한 바와 같은 구성에서는 레이저 빔의 조사에 의한 퓨즈 소자(1)의 절단 시에 퓨즈 소자(1) 이외의 주변 소자에 조사 손상 등의 영향이 미치지 못하게 하기 위해서, 퓨즈 소자(1)의 주변에 일정한 금지 영역(파선(5)으로 도시)을 정의하고, 이 영역(5) 내에의 다른 소자의 배치를 금지할 필요가 있다. 또한, 상기 금지 영역(5)의 단부 근방에, 전기적인 방호 영역(가이드 링)을 형성하는 경우도 있다.
더구나, 퓨즈 소자(1)의 용단을 위해서 조사하는 레이저 빔의 집속성의 제약 때문에, 개구창(4)의 크기에 제한이 생기기 때문에 축소가 곤란하다. 또한, 레이저 빔을 조사하여 용단하기 때문에 퓨즈 소자(1) 상에는 소자나 배선 등의 다른 구조물을 배치할 수 없다.
한편, 퓨즈 소자를 전기적으로 용단하는 방식은, 레이저 빔의 조사에 기인하는 문제는 회피할 수 있지만, 용단에 의한 퓨즈 소자의 주변부에의 영향을 피하기 위해서는, 레이저 빔을 조사하여 절단하는 경우와 마찬가지인 설계 상의 금지 영역을 설치하는 것이 필요해진다.
이 때문에, 종래의 퓨즈 소자에서는, 미세화가 곤란함이 현재화하고 있다. 또, 종래의 퓨즈 소자를 구비한 반도체 장치는 설계 상의 제약이 많다고 하는 문제가 있다.
도 1a는 종래의 전형적인 퓨즈 소자의 구성예를 나타내는 패턴 평면도이고, 도 1b는 도 1a의 1B-1B선을 따른 단면 구성도.
도 2a는 본 발명의 제1 실시 형태에 따른 프로그래머블 소자에 대하여 설명하기 위한 것으로, 프로그래머블 소자의 패턴 평면도이고, 도 2b는 도 2a의 2B-2B선을 따른 단면 구성도.
도 3은 시험 저항체에 정전류를 인가했을 때의 단자 전압의 변화를 모니터한 결과를 나타내는 전류-전압 특성도.
도 4는 본 발명의 제1 실시 형태에 따른 프로그래머블 회로 및 반도체 장치에 대하여 설명하기 위한 것으로, 도 2a 및 도 2b에 도시한 프로그래머블 소자를 이용한 프로그래머블 회로의 기본 구성을 나타내는 회로도.
도 5는 본 발명의 실시 형태에 따른 프로그래머블 회로를 이용한 리던던시 전환 회로의 구성예에 대하여 설명하기 위한 블록도.
도 6은 도 5에 도시한 회로에서의 컬럼 셀렉터 어레이 중 1개의 컬럼 셀렉터를 추출하여 구체적인 구성예를 나타내는 회로도.
도 7은 본 발명의 제1 실시 형태에 따른 프로그래머블 소자의 제조 방법의 일례에 대하여 설명하기 위한 단면 구성도.
도 8a는 본 발명의 제2 실시 형태에 따른 프로그래머블 소자에 대하여 설명하기 위한 것으로, 프로그래머블 소자의 패턴 평면도이고, 도 8b는 도 8a의 8B-8B선을 따른 단면 구성도.
도 9a는 본 발명의 제3 실시 형태에 따른 프로그래머블 소자에 대하여 설명하기 위한 것으로, 프로그래머블 소자의 패턴 평면도이고, 도 9b는 도 9a의 9B-9B선을 따른 단면 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 퓨즈 소자
2 : 층간 절연막
2-1, 2-2 : 컨택트 홀
3-1, 3-2 : 배선
4 : 개구창
6 : 표면 보호막
7 : 저항체
8 : 층간 절연막
8-1, 8-2 : 컨택트 홀
9-1, 9-2 : 배선
10 : 다결정 실리콘막
11 : 니켈 규화물막
12 : 표면 보호막
발명의 하나의 양태에 따른 프로그래머블 소자는, 다결정 실리콘막과, 상기 다결정 실리콘막에 적층된 금속 규화물막 또는 금속막을 갖는 저항체를 포함하며, 열에 의해서 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시킴에 의해, 상기 저항체의 전기 저항치를 변화시켜, 상기 저항체의 전기 저항치의 변화에 기초하여 프로그램되는 것을 특징으로 한다.
발명의 다른 하나의 양태에 따른 프로그래머블 회로는, 다결정 실리콘막에 금속 규화물막 또는 금속막이 적층되고, 열에 의해 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태가 변화함으로써, 전기 저항치가 변화하는제1 저항, 전기 저항치의 기준이 되는 제2 저항, 상기 제1 저항의 전기 저항치와 상기 제2 저항의 전기 저항치를 비교하여, 비교 결과를 출력하도록 구성된 비교기, 및 상기 비교기로부터 출력되는 비교 결과에 따라서 동작이 변경되도록 구성된 회로를 포함하는 것을 특징으로 한다.
발명의 또 다른 양태에 따른 반도체 장치는, 다결정 실리콘막에 금속 규화물막 또는 금속막이 적층된 가변 저항체, 상기 가변 저항체에 접속되고, 상기 가변 저항체에 전류를 공급하여 발열시킴에 의해, 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시켜, 상기 가변 저항체의 전기 저항치를 변화시키는 금속 산화막 반도체 소자, 저항치의 기준이 되는 기준 저항체, 및 상기 가변 저항체의 전기 저항치와 상기 기준 저항체의 전기 저항치를 비교함으로써, 상기 가변 저항체의 전기 저항치의 변화를 검지하도록 구성된 비교기를 포함하는 것을 특징으로 한다.
도 2a는 본 발명의 제1 실시 형태에 따른 프로그래머블 소자에 대하여 설명하기 위한 것으로, 프로그래머블 소자의 패턴 평면도이고, 도 2b는 도 2a의 2B-2B선을 따른 단면 구성도이다.
프로그래머블 소자는, 예를 들면 반도체 기판 상에 절연막이 형성된 기체(16) 상에 형성되어 있다. 이 프로그래머블 소자는, 저항체(7)와, 이 저항체(7)에 전기적으로 접속된 배선(9-1, 9-2)을 포함하여 구성되어 있다. 상기 저항체(7)는 다결정 실리콘막(10)과 니켈 규화물막(11)을 적층한 것이다. 상기 저항체(7)와 배선(9-1, 9-2) 사이에는 층간 절연막(8)이 개재되어 있다. 상기 저항체(7)의 일단과 배선(9-1)은 상기 층간 절연막(8)에 형성된 컨택트 홀(8-1)을 통해 전기적으로 접속되고, 저항체(7)의 타단과 배선(9-2)은 컨택트 홀(8-2)을 통해 전기적으로 접속되어 있다. 그리고, 상기 배선(9-1, 9-2) 상이 표면 보호막(12)으로 덮여져 있다.
니켈 규화물은 조성비에 의해 NiSi와 NiSi2가 다른 상(相)을 취하고, 500℃ 이상의 열 처리에서는 NiSi2상, 그 이하에서는 NiSi 상을 취하는 것이 알려져 있다. 양자는 저항율이 다르며, NiSi에서는 약 20μΩ㎝, NiSi2상에서는 약 60μΩ㎝이다. 즉, NiSi 상쪽이 저저항이며, 집적 회로에서는 저저항인 NiSi 상을 게이트 전극이나 소스·드레인 확산층의 표면에 형성하여, 전극의 저저항화를 위해 사용하는 경우가 많다.
본 발명의 실시 형태에 따른 프로그래머블 소자에서는, 게이트 전극과 동상의 다결정 실리콘막(10)과 NiSi 상의 규화물막(11)을 프로그래머블 소자의 저항체(7)로 이용하고 있다.
프로그램을 행할 때는 상기 저항체(7)에 전류를 흘리는 것으로 저항체(7)의 자기 발열을 발생시킨다. 그리고, 일정한 온도(550℃∼750℃)를 초과한 단계에서, NiSi로부터 NiSi2로의 상전이(조성이 변화 혹은 화학 결합 상태가 변화)가 발생하여, 저항치의 변화가 발생한다.
도 3은 시험 저항체에 정전류를 흘렸을 때의 단자 전압의 변화를 모니터한 결과를 나타내고 있다. 여기서는, 전류를 저전류로 하여, 일정한 레이트(rate)로전류치를 증대시키고 있다. 단자 전압은 전류의 증대와 함께 증가하지만, 그 관계는 선형이 아니며, 고전류측에서 급격한 커브로 되어 있다(① 참조). 이것은 발열에 의해 저항체의 저항치가 높아지는 것 외에, 전술한 상전이가 발생하고 있는 것에 의한다. 그 때문에, 전류를 감소시킨 경우에 단자 전압은 동일한 루프로 감소하지 않고, 보다 높은 단자 전압 또한 높은 저항치가 유지된 상태에서 감소한다(①'). 또한, 저항치의 변화는 일정한 것이며, 재차 전류를 흘렸을 때에는 단자 전압은 높은 저항치에 대응하는 커브를 추종한다(②). 이것에 의해서, 전류를 흘리는 것에 의한 저항치 변화의 프로그래밍 작용을 확인할 수 있었다. 따라서, 이 저항치의 변화를 검지함으로써, 퓨즈 소자와 마찬가지인 프로그램 기능을 실현할 수 있다.
종래 기술의 용단형의 퓨즈 소자에 있어서는 용단 시의 주위의 소자나 구조에의 영향을 피하기 위해서, 퓨즈 소자 상뿐만 아니라 그 주변에서도 소자나 배선 등의 구조체와 퓨즈 소자 사이에 일정한 여유를 취할 필요가 있었다. 그러나, 본 발명에 의한 프로그래머블 소자는, 규화물막의 상전이에 의한 저항치의 변화를 이용하기 때문에, 저항체의 체적 변화는 작으며, 또한 프로그래머블 소자의 주위나 상부에 설계 상의 제약을 둘 필요는 없다. 따라서, 프로그래머블 소자의 미세화와 밀도의 향상을 도모할 수 있다.
도 4는 본 발명의 제1 실시 형태에 따른 프로그래머블 회로 및 반도체 장치에 대하여 설명하기 위한 것으로, 도 2a 및 도 2b에 도시한 프로그래머블 소자를 이용한 프로그래머블 회로의 기본 구성을 나타내는 회로도이다.
이 프로그래머블 회로는 도 2a 및 도 2b에 도시한 바와 같은 프로그래머블 소자(가변 저항체, 등가적으로 가변 저항기의 기호로 나타낸다)(21), 전기 저항치의 기준이 되는 저항(기준 저항체)(22), 비교기(23), 및 전류원(전류 공급 회로)로서 작용하는 MOSFET(금속 산화막 반도체 소자)(24)를 포함하여 구성되고 있다.
상기 프로그래머블 소자(21)와 저항(22)은 전원 Vcc과 접지점 Vss 사이에 직렬 접속되어 있다. 상기 프로그래머블 소자(21)와 저항(22)에 의해 분할된 전위는 비교기(23)에 의해 기준 전위 Vref와 비교된다. 비프로그래밍 상태에서는, 상기 분할 전위는 기준 전위 Vref보다도 높은 값을 취하도록 프로그래머블 소자(21)와 저항(22)의 저항치가 설계되어 있다. 또한, 상기 프로그래머블 소자(21)와 저항(22)과의 접속점에는 MOSFET(24)의 전류 통로의 일단이 접속되고, 이 MOSFET(24)의 전류 통로의 타단은 접지점 Vss에 접속되어 있다. 그리고, 상기 MOSFET(24)의 게이트에 프로그램 신호 PRG가 공급되어 온/오프 제어되도록 되어 있다.
상기한 바와 같은 구성에 있어서, 프로그래밍은 MOSFET(24)의 게이트에 프로그램 신호 PRC를 공급함으로써 행한다. 프로그래머블 소자(21)에 소정의 전류를 소정의 시간 흘리도록 프로그래밍 신호 PRG를 공급하여, 프로그래머블 소자(21)를 자기 발열시킨다. 그리고, 프로그래머블 소자(21)가 500℃ 이상, 예를 들면 550℃∼750℃의 온도가 되면 니켈 규화물막(11)이 상전이를 일으키고, 프로그래머블 소자(21)의 저항치의 증가를 일으킨다. 이 결과, 분할 전위는 기준 전위 Vref보다도 낮아져서, 비교기(23)의 출력이 반전한다.
상기한 바와 같은 구성에 따르면, 규화물막의 상전이에 의한 저항치의 변화를 이용하여 프로그램하기 때문에, 주위의 소자나 구조에의 영향이 작고, 퓨즈 소자와 마찬가지의 프로그램 기능을 갖는 프로그래머블 회로를 실현할 수 있다. 또한, 프로그래머블 소자의 주위나 상부에 설계 상의 제약을 둘 필요가 없기 때문에, 프로그래머블 회로의 미세화나 집적 밀도의 향상을 도모할 수 있다.
도 5는 본 발명의 실시 형태에 따른 프로그래머블 회로를 이용한 리던던시 전환 회로의 구성예에 대하여 설명하기 위한 블록도이다. 메모리 셀 어레이(31)는 메모리 셀을 매트릭스형태로 배치한 것이다. 일반적으로, 상기 메모리 셀의 행, 열을 각각 컬럼, 로우라고 부른다. 상기 메모리 셀 어레이(31)에 인접하여 감지 증폭기 어레이(32) 및 컬럼 셀렉터 어레이(33)가 형성되어 있다. 이 도 5에서는 소정의 기억 용량에 대하여 예비의 컬럼을 하나 준비한 경우를 나타내고 있지만, 필요에 따라서 예비 컬럼수를 늘리는 것이나 로우 방향에 예비를 형성하는 것도 가능하다. 또한, 여기서는 설명을 간단화하기 위해서, 컬럼 방향의 판독 회로에서의 리던던시의 예를 나타내지만, 로우 방향 등 다른 리던던시도 마찬가지로 실현 가능하다.
도 6은 상기 도 5에 도시한 회로에서의 컬럼 셀렉터 어레이(33) 중 하나의 컬럼 셀렉터를 추출하여 구체적인 구성예를 나타내고 있다. 이 컬럼 셀렉터는 NAND 게이트(35, 36), 인버터(37) 및 OR 게이트(38)를 포함하여 구성되어 있다. 상기 NAND 게이트(35)의 한쪽의 입력단은 단자 TA에 접속되고, 다른 쪽의 입력단은 단자 TS에 접속되어 있다. 또한, 상기 인버터(37)의 입력단은 단자 TS에 접속되어있다. 상기 NAND 게이트(36)의 한쪽의 입력단은 인버터(37)의 출력단에 접속되고, 다른 쪽의 입력단은 단자 TB에 접속되어 있다. 상기 NAND 게이트(35, 36)의 출력 신호는, 각각 반전되어 OR 게이트(38)의 한쪽의 입력단 및 다른 쪽의 입력단에 공급된다. 그리고, 상기 OR 게이트(38)의 출력단이 단자 TO에 접속되어 있다.
이 컬럼 셀렉터는 단자 TS에 제공하는 신호가 "1" 레벨 시에, 단자 TO 에는 단자 TA와 동일한 논리 출력이 얻어지고, 단자 TS에 제공하는 신호가 "0" 레벨 시에는 단자 TO에 단자 TB와 동일한 논리 출력이 얻어지는 회로이다.
도 5에 도시한 회로에서, 동일 컬럼의 메모리 셀은 데이터의 입출력을 행하는 신호선을 공유하고, 감지 증폭기 어레이(32) 내의 하나의 감지 증폭기에 접속된다. 컬럼 셀렉터 어레이(33)는 도 6에 도시한 구성의 컬럼 셀렉터를 배열한 것으로, 인접하는 컬럼의 데이터를 전환하여 컬럼 데이터(34)로서 출력하도록 구성되어 있다.
상기한 바와 같은 구성에 있어서, 도 5에서 해칭을 넣은 메모리 셀 어레이(31)의 컬럼에 회로의 결함이 존재하는 경우, 도 5에서 동일하게 해칭을 넣은 컬럼 셀렉터를 포함하는 우측의 컬럼 셀렉터의 입력을 "0" 레벨로 하고, 좌측을 "1" 레벨로 함으로써, 컬럼 데이터를 순차 전환하여, 결함이 있는 컬럼을 피하여 메모리 어레이의 기능을 유지시키는 것이 가능하게 된다. 이 때, 각 컬럼 셀렉터의 단자 TS에의 입력 신호를, 상술한 프로그래머블 회로, 예를 들면 도 4의 비교기(23)의 출력 신호로 결정할 수 있다. 혹은 복수의 프로그래머블 회로를 설치하여, 이들의 프로그래머블 회로 중의 각 비교기(23)의 출력 신호의 논리 연산에의해서 주어진 값으로 결정할 수 있다.
도 7은 상술한 본 발명의 제1 실시 형태에 따른 프로그래머블 소자의 제조 방법의 일례에 대하여 설명하기 위한 단면 구성도이다. 여기서는, 프로그래머블 소자와, 이 프로그래머블 소자가 형성되는 반도체 기판(16')(칩)과 동일한 기판 중에 형성되고, 예를 들면 논리 회로를 구성하는 트랜지스터(MOSFET)(13)의 게이트 전극(14)을 동일한 재료(다결정 실리콘막(10')과 니켈 규화물막(11')과의 적층 구조) 및 동일한 공정에서 형성하고 있다. 즉, NiSi 상을 게이트 전극으로서 이용하는 MOSFET의 제조 공정을 이용하고 있다.
상술한 바와 같이, 집적 회로에서는 저저항인 NiSi 상을 게이트 전극이나 소스·드레인 확산층의 표면에 형성하여, 전극의 저저항화를 위해서 이용하는 경우가 많기 때문에, 전극의 저저항화를 위한 NiSi 상을 이용하여 프로그래머블 소자를 형성한다.
이러한 제조 방법에 따르면, 논리 회로(MOSFET의 게이트 전극)을 형성하는 공정을 프로그래머블 소자를 형성하기 위해서 이용할 수 있기 때문에, 제조 공정을 간단화할 수 있다.
도 8a는 본 발명의 제2 실시 형태에 따른 프로그래머블 소자에 대하여 설명하기 위한 것으로, 프로그래머블 소자의 패턴 평면도이고, 도 8b는 도 8a의 8B-8B선을 따른 단면 구성도이다.
이 프로그래머블 소자는, 저항체(7), 이 저항체(7)에 전기적으로 접속된 배선(9-1, 9-2) 및 발열체(15)를 포함하여 구성되어 있다. 상기 발열체(15)는 상기저항체(7) 아래의 기체(16) 중에 형성되어 있고, 통전에 의해서 저항체(7)를 550℃∼750℃로 가열하여, 상전이를 발생시킨다. 상기 저항체(7)는 다결정 실리콘막(10)과 니켈 규화물막(11)을 적층하여 형성한 것이다. 상기 저항체(7)와 배선(9-1, 9-2)과의 사이에는 층간 절연막(8)이 개재되어 있다. 상기 저항체(7)의 일단과 배선(9-1)은 컨택트 홀(8-1)을 통해 전기적으로 접속되고, 저항체(7)의 타단과 배선(9-2)은 컨택트 홀(8-2)을 통해 전기적으로 접속되어 있다. 그리고, 상기 배선(9-1, 9-2) 상이 표면 보호막(12)으로 덮여져 있다.
이러한 구성에서도 기본적으로는 상술한 제1 실시 형태와 마찬가지인 작용 효과가 얻어진다.
도 9a는 본 발명의 제3 실시 형태에 따른 프로그래머블 소자에 대하여 설명하기 위한 것으로, 프로그래머블 소자의 패턴 평면도이고, 도 9b는 도 9a의 9B-9B선을 따른 단면 구성도이다.
이 프로그래머블 소자는, 저항체(7), 이 저항체(7)에 전기적으로 접속된 배선(9-1, 9-2) 및 발열체(17)를 포함하여 구성되어 있다. 상기 발열체(17)는 상기 저항체(7) 상의 층간 절연막(8) 중에 형성되어 있고, 통전에 의해서 저항체를 550℃∼750℃로 가열하여, 상전이를 발생시킨다. 상기 저항체(7)는 다결정 실리콘막(10)과 니켈 규화물막(11)을 적층하여 형성한 것이다. 상기 저항체(7)와 배선(9-1, 9-2) 사이에는 층간 절연막(8)이 개재되어 있다. 저항체(7)의 일단과 배선(9-1)은 컨택트 홀(8-1)을 통해 전기적으로 접속되고, 저항체(7)의 타단과 배선(9-2)은 컨택트 홀(8-2)을 통해 전기적으로 접속되어 있다. 그리고, 상기배선(9-1, 9-2) 상이 표면 보호막(12)으로 덮여져 있다.
이러한 구성에서도 기본적으로는 상술한 제1, 제2 실시 형태와 마찬가지인 작용 효과가 얻어진다.
또, 상기 제2, 제3 실시 형태에 따른 프로그래머블 소자를 이용한 프로그래머블 회로 및 반도체 장치는, 발열체(15, 17)에 통전하도록 회로 변경을 행함으로써, 기본적으로는 도 3에 도시한 회로와 마찬가지로 하여 실현할 수 있다.
또한, 도 6과 마찬가지로, 프로그래머블 소자와 논리 회로를 구성하는 트랜지스터(MOSFET)의 게이트 전극을 동일 재료 및 동일한 공정에서 형성하도록 해도 된다.
또한, 상기 각 실시 형태에서는 저항체(7)로서 다결정 실리콘막(10)과 니켈 규화물막(11)과의 적층 구조를 이용하는 경우를 예로 들어 설명하였다. 그러나, 상전이가 생기고, 저항치의 변화가 생기는 것이면, 상기 저항체(7)의 니켈 규화물막(11) 대신에 다른 금속 규화물막 또는 금속막을 이용할 수 있다. 예를 들면, 코발트 규화물, 팔라듐 규화물 및 금속 텅스텐막을 이용할 수 있다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
이상 설명한 바와 같이, 본 발명의 하나의 측면에 의하면, 미세화가 가능하고 또한 주위의 소자나 구조에의 영향이 작고, 퓨즈 소자와 마찬가지의 프로그램 기능을 실현할 수 있는 프로그래머블 소자가 얻어진다.
또한, 주위의 소자나 구조에의 영향이 작고, 퓨즈 소자와 마찬가지의 프로그램 기능을 갖는 프로그래머블 회로가 얻어진다.
또한 미세화가 가능하고 또한 주위의 소자나 구조에의 영향이 작고, 퓨즈 소자와 마찬가지의 프로그램 기능을 갖는 프로그래머블 소자를 구비한 반도체 장치가 얻어진다.
Claims (20)
- 프로그래머블 소자에 있어서,다결정 실리콘막과, 상기 다결정 실리콘막에 적층된 금속 규화물막 또는 금속막을 갖는 저항체를 포함하며,열에 의해서 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시킴에 의해, 상기 저항체의 전기 저항치를 변화시켜, 상기 저항체의 전기 저항치의 변화에 기초하여 프로그램되는 프로그래머블 소자.
- 제1항에 있어서,상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시키는 열은 상기 저항체에의 전류 공급에 의한 발열인 프로그래머블 소자.
- 제1항에 있어서,상기 저항체에 인접하여 형성된 발열체를 더 포함하며, 상기 열은 상기 발열체로부터 제공되는 프로그래머블 소자.
- 제1항에 있어서,상기 저항체의 일단에 전기적으로 접속되는 제1 배선과, 상기 저항체의 타단에 전기적으로 접속되는 제2 배선을 더 구비하는 프로그래머블 소자.
- 제4항에 있어서,상기 저항체와 상기 제1, 제2 배선 사이에 개재되는 절연층을 더 구비하며, 상기 저항체와 상기 제1 배선은, 상기 절연층에 형성된 제1 컨택트 홀을 경유하여 전기적으로 접속되고, 상기 저항체와 상기 제2 배선은, 상기 절연층에 형성된 제2 컨택트 홀을 경유하여 전기적으로 접속되는 프로그래머블 소자.
- 제1항에 있어서,상기 금속 규화물막 또는 금속막은, 니켈 규화물, 코발트 규화물, 팔라듐 규화물 및 금속 텅스텐 중 어느 하나를 포함하는 프로그래머블 소자.
- 제1항에 있어서,상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태의 변화를 일으키는 온도 범위는 550℃ 이상, 750℃ 이하인 프로그래머블 소자.
- 프로그래머블 회로에 있어서,다결정 실리콘막에 금속 규화물막 또는 금속막이 적층되고, 열에 의해서 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태가 변화함으로써, 전기 저항치가 변화하는 제1 저항과,전기 저항치의 기준이 되는 제2 저항과,상기 제1 저항의 전기 저항치와 상기 제2 저항의 전기 저항치를 비교하여, 비교 결과를 출력하도록 구성된 비교기와,상기 비교기로부터 출력되는 비교 결과에 따라서 동작이 변경되도록 구성된 회로를 포함하는 프로그래머블 회로.
- 제8항에 있어서,상기 제1 저항에 전류를 공급하는 전류 공급 회로를 더 구비하며, 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시키는 열은, 상기 전류 공급 회로로부터 상기 제1 저항으로의 전류 공급에 의한 상기 제1 저항의 발열인 프로그래머블 회로.
- 제8항에 있어서,상기 제1 저항에 인접하여 형성된 발열체를 더 구비하며, 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시키는 열은, 상기 발열체로부터 상기 제1 저항에 제공되는 프로그래머블 회로.
- 제8항에 있어서,상기 동작이 변경되는 회로는 메모리 어레이의 선택에 이용되는 회로인 프로그래머블 회로.
- 제8항에 있어서,상기 금속 규화물막 또는 금속막은, 니켈 규화물, 코발트 규화물, 팔라듐 규화물 및 금속 텅스텐 중 어느 하나를 포함하는 프로그래머블 회로.
- 제8항에 있어서,논리 회로를 더 구비하며, 상기 제1 저항은, 상기 논리 회로를 구성하는 트랜지스터의 게이트 전극과 동일한 재료 및 동일한 공정에서 형성되는 프로그래머블 회로.
- 제8항에 있어서,상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태의 변화를 일으키는 온도 범위는 550℃ 이상, 750℃ 이하인 프로그래머블 회로.
- 반도체 장치에 있어서,다결정 실리콘막에 금속 규화물막 또는 금속막이 적층된 가변 저항체와,상기 가변 저항체에 접속되며, 상기 가변 저항체에 전류를 공급하여 발열시킴에 의해, 상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태를 변화시켜, 상기 가변 저항체의 전기 저항치를 변화시키는 금속 산화막 반도체 소자와,저항치의 기준이 되는 기준 저항체와,상기 가변 저항체의 전기 저항치와 상기 기준 저항체의 전기 저항치를 비교함으로써, 상기 가변 저항체의 전기 저항치의 변화를 검지하도록 구성된 비교기를 포함하는 반도체 장치.
- 제15항에 있어서,상기 비교기의 출력 신호에 응답하여 논리 동작이 변경되는 회로를 더 구비하는 반도체 장치.
- 제16항에 있어서,상기 논리 동작이 변경되는 회로는, 메모리 어레이의 선택에 이용되는 회로인 반도체 장치.
- 제15항에 있어서,상기 금속 규화물막 또는 금속막은 니켈 규화물, 코발트 규화물, 팔라듐 규화물 및 금속 텅스텐 중 어느 하나를 포함하는 반도체 장치.
- 제15항에 있어서,논리 회로를 더 구비하며, 상기 가변 저항체는 상기 논리 회로를 구성하는 트랜지스터의 게이트 전극과 동일한 재료 및 동일한 공정에서 형성되는 반도체 장치.
- 제15항에 있어서,상기 금속 규화물막 또는 금속막의 조성을 변화 혹은 화학 결합 상태의 변화를 일으키는 온도 범위는 550℃ 이상, 750℃ 이하인 반도체 장치.
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