JPH02253652A - 半導体集積回路の入力回路 - Google Patents
半導体集積回路の入力回路Info
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- JPH02253652A JPH02253652A JP1075540A JP7554089A JPH02253652A JP H02253652 A JPH02253652 A JP H02253652A JP 1075540 A JP1075540 A JP 1075540A JP 7554089 A JP7554089 A JP 7554089A JP H02253652 A JPH02253652 A JP H02253652A
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- Japan
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- fuses
- fuse
- circuit
- semiconductor integrated
- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000000155 melt Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に関し、特にその入力回路に関
する。
する。
従来、半導体集積回路における電源等の入力端子と内部
の各素子を接続する場合、アルミニウム等の金属配線に
より両者を直接的に接続している。
の各素子を接続する場合、アルミニウム等の金属配線に
より両者を直接的に接続している。
上述した従来の入力回路では、所定以上の電圧、即ち過
電圧が入力端子に印加されたときには、この過電圧が金
属配線を通ってそのまま内部素子に印加され、内部素子
を破壊して半導体集積回路を破壊することがある。そし
て、この破壊が生じた場合に、印加された過電圧がどの
程度のものなのかを知ることは不可能である。このため
、破壊された半導体集積回路を交換する際に、今度はど
の程度の耐圧を有する半導体集積回路を実装すれば良い
のかを知ることができず、また印加電圧に対して好適な
対策をとることができず、半導体集積回路の破壊を繰り
返して発生させてしまうという問題がある。
電圧が入力端子に印加されたときには、この過電圧が金
属配線を通ってそのまま内部素子に印加され、内部素子
を破壊して半導体集積回路を破壊することがある。そし
て、この破壊が生じた場合に、印加された過電圧がどの
程度のものなのかを知ることは不可能である。このため
、破壊された半導体集積回路を交換する際に、今度はど
の程度の耐圧を有する半導体集積回路を実装すれば良い
のかを知ることができず、また印加電圧に対して好適な
対策をとることができず、半導体集積回路の破壊を繰り
返して発生させてしまうという問題がある。
本発明は過電圧の値を知ることができるようにした半導
体集積回路の入力回路を提供することを目的とする。
体集積回路の入力回路を提供することを目的とする。
〔課題を解決するための手段〕〕
本発明の入力回路は、入力端子と内部素子との間に、電
流・容量の異なる複数個のヒユーズを介挿し、夫々が異
なる値の電流によって断線されるように構成している。
流・容量の異なる複数個のヒユーズを介挿し、夫々が異
なる値の電流によって断線されるように構成している。
上述した構成では、半導体集積回路が破壊された後にパ
ッケージを開封してヒユーズの断線状態を確認すること
で、過電圧の大きさを推測乃至判定でき、好適な対策を
とることが可能となる。
ッケージを開封してヒユーズの断線状態を確認すること
で、過電圧の大きさを推測乃至判定でき、好適な対策を
とることが可能となる。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。
図において、１は電源端子としての入力端子、２は内部
素子である。これら入力端子ｌと内部素子２０間にはヒ
ユーズ３を接続し、更にこのヒユーズ３と並列に、夫々
直列に接続されたヒユーズ４゜５と抵抗６，７の回路を
接続している。
素子である。これら入力端子ｌと内部素子２０間にはヒ
ユーズ３を接続し、更にこのヒユーズ３と並列に、夫々
直列に接続されたヒユーズ４゜５と抵抗６，７の回路を
接続している。
ここで、ヒユーズ３，４．５の電流容量を■、。
１４、Ｉｓとすれば、ここでは１３ ＜１．＜Ｉｓの関
係となるように設定している。また抵抗６゜７の各抵抗
値Ｒ＋、ＲｚはＲ，（Ｒ，の関係に設定している。
係となるように設定している。また抵抗６゜７の各抵抗
値Ｒ＋、ＲｚはＲ，（Ｒ，の関係に設定している。
したがって、この構成では、入力端子１から内部素子２
に流れる電流は、抵抗６．７によって大部分がヒユーズ
３を流れることになり、この電流が１３以上のときには
ヒユーズ３が断線される。
に流れる電流は、抵抗６．７によって大部分がヒユーズ
３を流れることになり、この電流が１３以上のときには
ヒユーズ３が断線される。
また、ヒユーズ３が断線された後は、抵抗値Ｒ１（Ｒ，
の関係により、電流の大部分は抵抗６及びヒユーズ４を
通って流れるようになり、電流値が１４以上であればヒ
ユーズ４が断線する。その後は、全ての電流は抵抗７及
びヒユーズ５を通って流れることになり、同様に■１以
上の過電流であればヒユーズＩ、も断線する。
の関係により、電流の大部分は抵抗６及びヒユーズ４を
通って流れるようになり、電流値が１４以上であればヒ
ユーズ４が断線する。その後は、全ての電流は抵抗７及
びヒユーズ５を通って流れることになり、同様に■１以
上の過電流であればヒユーズＩ、も断線する。
したがって、半導体集積回路に破壊が生じた後に、パッ
ケージを開封し、ヒユーズ３，４．５の断線を確認する
ことにより過電流値を限定された範囲内で知ることがで
きる。
ケージを開封し、ヒユーズ３，４．５の断線を確認する
ことにより過電流値を限定された範囲内で知ることがで
きる。
第２図は本発明の第２実施例の回路図である。
なお、第１図と対応する部分には同一符号を付しである
。
。
この実施例では、入力端子１と内部素子２の間にヒユー
ズ３Ａ、４Ａ、５Ａを直列に接続し、これにより形成さ
れる節点Ｎ＋、Ｎｇと内部素子２の間に夫々抵抗６Ａ、
？Ａを挿入している。ヒユーズ３Ａ、４Ａ、５Ａの電流
容量Ｉ３．ｌａ、Ｉｓ及び抵抗６Ａ、７Ａの抵抗値Ｒ１
，Ｒ２の関係は第１の実施例と同じである。
ズ３Ａ、４Ａ、５Ａを直列に接続し、これにより形成さ
れる節点Ｎ＋、Ｎｇと内部素子２の間に夫々抵抗６Ａ、
？Ａを挿入している。ヒユーズ３Ａ、４Ａ、５Ａの電流
容量Ｉ３．ｌａ、Ｉｓ及び抵抗６Ａ、７Ａの抵抗値Ｒ１
，Ｒ２の関係は第１の実施例と同じである。
この構成では、入力端子ｌから内部素子２に流れる電流
が１３．Ｉ−、Ｉｓの値を順次越えて行けば、最初にヒ
ユーズ３Ａが断線され、次いでヒユーズ４Ａ、 ヒユ
ーズ５Ａの順で断線されることになる。
が１３．Ｉ−、Ｉｓの値を順次越えて行けば、最初にヒ
ユーズ３Ａが断線され、次いでヒユーズ４Ａ、 ヒユ
ーズ５Ａの順で断線されることになる。
したがって、第１実施例と同様に、パッケージを開封し
た後ヒユーズ３Ａ、４Ａ、５Ａの断線を確認することに
より、半導体集積回路に印加された過電流値を知ること
ができる。
た後ヒユーズ３Ａ、４Ａ、５Ａの断線を確認することに
より、半導体集積回路に印加された過電流値を知ること
ができる。
以上説明したように本発明は、入力端子と内部素子との
間に、異なる値の電流によって断線される複数個のヒユ
ーズを介挿しているので、半導体集積回路が破壊された
後にパッケージを開封してヒユーズの断線状態を確認す
れば、過電圧の大きさを限定された範囲で判定でき、半
導体集積回路が破壊された原因の究明やその対策を好適
に行うことができる効果がある。
間に、異なる値の電流によって断線される複数個のヒユ
ーズを介挿しているので、半導体集積回路が破壊された
後にパッケージを開封してヒユーズの断線状態を確認す
れば、過電圧の大きさを限定された範囲で判定でき、半
導体集積回路が破壊された原因の究明やその対策を好適
に行うことができる効果がある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図である。 １・・・入力端子、２・・・内部素子、３，４，５．３
Ａ４Ａ、５Ａ・・・ヒユーズ、６，７．６Ａ、７Ａ・・
・抵抗。
の第２実施例の回路図である。 １・・・入力端子、２・・・内部素子、３，４，５．３
Ａ４Ａ、５Ａ・・・ヒユーズ、６，７．６Ａ、７Ａ・・
・抵抗。
Claims (1)
- １、入力端子と内部素子との間に、電流容量の異なる複
数個のヒューズを介挿し、夫々が異なる値の電流によっ
て断線されるように構成したことを特徴とする半導体集
積回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075540A JPH02253652A (ja) | 1989-03-28 | 1989-03-28 | 半導体集積回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075540A JPH02253652A (ja) | 1989-03-28 | 1989-03-28 | 半導体集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253652A true JPH02253652A (ja) | 1990-10-12 |
Family
ID=13579139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075540A Pending JPH02253652A (ja) | 1989-03-28 | 1989-03-28 | 半導体集積回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253652A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0663669A2 (en) * | 1994-01-12 | 1995-07-19 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| JPH098146A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP2012044860A (ja) * | 2010-08-04 | 2012-03-01 | Tesla Motors Inc | セルレベルでヒューズを設けたバッテリパック及びそれを用いる方法 |
| US8932739B2 (en) | 2010-08-04 | 2015-01-13 | Tesla Motors, Inc. | Battery pack configuration to reduce hazards associated with internal short circuits |
| JP2017131017A (ja) * | 2016-01-19 | 2017-07-27 | Ｎｅｃプラットフォームズ株式会社 | 電子回路、電子機器、および雷サージ保護素子の劣化判断方法 |
-
1989
- 1989-03-28 JP JP1075540A patent/JPH02253652A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0663669A2 (en) * | 1994-01-12 | 1995-07-19 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| EP0663669A3 (en) * | 1994-01-12 | 1998-05-20 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| EP1202288A2 (en) * | 1994-01-12 | 2002-05-02 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| EP1211693A2 (en) * | 1994-01-12 | 2002-06-05 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| EP1202288A3 (en) * | 1994-01-12 | 2004-01-21 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| EP1211693A3 (en) * | 1994-01-12 | 2004-01-21 | Texas Instruments Incorporated | Improvements in or relating to fuse and antifuse link structures for integrated circuits |
| JPH098146A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP2012044860A (ja) * | 2010-08-04 | 2012-03-01 | Tesla Motors Inc | セルレベルでヒューズを設けたバッテリパック及びそれを用いる方法 |
| US8932739B2 (en) | 2010-08-04 | 2015-01-13 | Tesla Motors, Inc. | Battery pack configuration to reduce hazards associated with internal short circuits |
| JP2017131017A (ja) * | 2016-01-19 | 2017-07-27 | Ｎｅｃプラットフォームズ株式会社 | 電子回路、電子機器、および雷サージ保護素子の劣化判断方法 |
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