JP3677789B2 - 半導体集積回路のトリミング方法 - Google Patents
半導体集積回路のトリミング方法 Download PDFInfo
- Publication number
- JP3677789B2 JP3677789B2 JP17368994A JP17368994A JP3677789B2 JP 3677789 B2 JP3677789 B2 JP 3677789B2 JP 17368994 A JP17368994 A JP 17368994A JP 17368994 A JP17368994 A JP 17368994A JP 3677789 B2 JP3677789 B2 JP 3677789B2
- Authority
- JP
- Japan
- Prior art keywords
- trimming
- zener diode
- constant voltage
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路を電気的にトリミングする、半導体集積回路のトリミング方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路では、抵抗やキャパシタのトリミングを行うことによって、回路特性値が所定の範囲内に収まるようにしている。
そのトリミング方法としては、大きく分類して、電気的プログラミングによるトリミングとレーザプログラミングによるトリミングとに分類される。
【０００３】
電気的プログラミングによるトリミング方法の一つにツェナーダイオードを用いてトリミングする方法がある。この方法は、降伏電圧以下の逆方向電圧が印加されて開放状態になっているツェナーダイオードに対して、必要に応じて逆方向に過電流を印加する。そしてそのツェナーダイオードを破壊して短絡状態に移行させる、いわゆるツェナーザップトリミングを行う方法である。
【０００４】
上記ツェナーザップトリミング法は、通常のバイポーラトランジスタを有するプロセスであれば、工程増になることなくツェナーダイオードを形成することができ、また従来の電気的テスタが使えるので、付加コストが小さいという長所がある。
【０００５】
【発明が解決しようとする課題】
上記ツェナーザップトリミング法は、ツェナーザップ時には、ツェナーダイオードの両端に瞬時に過電圧が発生するため、その過電圧による周辺回路への影響を防止する回路設計を行う必要がある。
【０００６】
本発明は、ツェナーザップ時にツェナーダイオード両端に発生する過電圧の周辺回路への影響を無くすのに優れた半導体集積回路のトリミング方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされた半導体集積回路のトリミング方法である。
【０００８】
第１の方法としては、複数個の抵抗のうちの少なくとも一つの抵抗に対してツェナーダイオードを並列に接続した抵抗ネットワークを含む半導体集積回路で、上記ツェナーダイオードを用いて抵抗のトリミングを行う際に、ツェナーダイオードのアノード側を第１定電圧状態とし、そのツェナーダイオードのカソード側から少なくとも一つの抵抗を介した位置に設けられた端子を第２定電圧状態として、そのカソード側に電流または電圧を印加する。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【０００９】
第２の方法としては、複数個の抵抗のうちの少なくとも一つの抵抗に対してツェナーダイオードを並列に接続した抵抗ネットワークを含む半導体集積回路で、上記ツェナーダイオードを用いて抵抗のトリミングを行う際に、抵抗ネットワークの両端を第１定電圧状態とし、上記ツェナーダイオードのアノード側を第２定電圧状態として、そのツェナーダイオードのカソード側に電流または電圧を印加する。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【００１０】
上記方法でトリミングを行う際に、各第１，第２，第３定電圧状態のうちの少なくとも一つの定電圧状態を接地状態とする。
【００１１】
【作用】
第１の方法としては、抵抗のトリミングを行う際に、ツェナーダイオードのアノード側を第１定電圧状態とし、そのツェナーダイオードのカソード側から少なくとも一つの抵抗を介した位置に設けられた端子を第２定電圧状態として、そのカソード側に電流または電圧を印加することから、ツェナーダイオード両端に発生した過電圧の影響はトリミング回路内に限定される。したがって、周辺回路には過電圧の影響が及ばない。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にすることから、測定装置のハード上の制約で半導体基板を定電圧状態にしなければならない場合にも対応する。
【００１２】
第２の方法としては、抵抗のトリミングを行う際に、抵抗ネットワークの両端を第１定電圧状態とし、ツェナーダイオードのアノード側を第２定電圧状態として、そのツェナーダイオードのカソード側に電流または電圧を印加することから、ツェナーダイオード両端に発生した過電圧の影響は抵抗ネットワークの両端間に限られるのでトリミング回路内に限定される。したがって、周辺回路には過電圧の影響が及ばない。さらに抵抗ネットワーク内のどの抵抗をトリミングする際にも抵抗ネットワークの両端が定電圧状態になる。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にすることから、測定装置のハード上の制約で半導体基板を定電圧状態でしなければならない場合にも対応する。
【００１３】
上記方法でトリミングを行う際に、各第１，第２，第３定電圧状態を接地状態とすることから、測定プログラムが簡単になる。および測定装置のハード上の制約で半導体基板を定電圧状態にしなければならない場合にも対応する。
【００１４】
【実施例】
本発明の実施例を図１により説明する。図１では、（１）でトリミング回路の構成を示し、（２）でトリミング方法を示す。
【００１５】
図１の（１）に示すように、トリミング回路１は以下のように構成されている。
すなわち、抵抗１１，１２，１３，１４を直列に接続した抵抗ネットワーク２が設けられている。各抵抗１１，１２，１３，１４の抵抗値はそれぞれＲ１，Ｒ２，Ｒ３，Ｒ４になっている。
上記抵抗１２，１３，１４には、それぞれに対応してツェナーダイオード２２，２３，２４が並列に接続されている。
またトリミング回路１およびそれに接続する内部回路（図示省略）のうちの少なくとも１か所に接続するパッドとして、例えばＧ点に接続するパッド３０が設けられている。さらに上記抵抗ネットワーク２の両端にはパッド３１，３２が接続されている。また上記抵抗１２，１３，１４とそれらに並列に接続されている上記ツェナーダイオード２２，２３，２４との各両端にはパッド３４，３５，３６，（３２）が接続されている。ここでパッド（３２）は抵抗ネットワーク２に接続されている上記パッド３２と同じものである。
【００１６】
また、上記トリミング回路１の両端Ａ，Ｂは、半導体集積回路（図示省略）に通じている。そして半導体集積回路の内部には接地線Ｃおよびそれに接続する接地線を取り出すためのパッド３３が形成されている。
【００１７】
次に上記構成のトリミング回路１の動作を説明する。
トリミング回路１の初期状態は、トリミング部分のツェナーダイオード２２，２３，２４に逆バイアスが印加された状態になっている。このため、ツェナーダイオード２２，２３，２４はＯＦＦ状態のスイッチとして作用し、抵抗ネットワーク２の総抵抗値はＲ１＋Ｒ２＋Ｒ３＋Ｒ４になる。
【００１８】
続いてトリミングを行う場合の一例を図１の（２）を用いて説明する。
ここでは、抵抗１３（抵抗値Ｒ３）に並列に接続したツェナーダイオード２３をＯＮ状態に移行させるものとする。
まず、ツェナーダイオード２３をＯＮ状態にすると、抵抗ネットワーク２の総抵抗値はＲ１＋Ｒ２＋Ｒ４になる。ツェナーダイオード２３の破壊は、ツェナーダイオード２３のアノード側のパッド３６を定電圧状態、例えばＧＮＤ（接地状態）にする。そしてツェナーダイオード２３のカソード側のパッド３５に、ツェナーダイオード２３の破壊レベル以上の電流Ｉforce （または電圧）として、例えばＩforce ＝５０ｍＡを印加する。
その結果、瞬時的にツェナーダイオード２３の両端には過電圧、例えば２５Ｖが生じる。そしてツェナーダイオード２３は破壊されて短絡状態に移行する。
【００１９】
ここで、瞬時的にツェナーダイオード２３の両端に過電圧が生じた場合を考える。ツェナーダイオード２３の両端以外のパッド３２，３４がオープン状態であれば、Ｆ点がＧＮＤで、Ｅ点が過電圧が生じた状態になる。そしてＦ点からＢを介して他の回路を経てＡからＥ点というパスでも過電圧が生じる。このことを考慮してトリミング回路１の両端Ａ，Ｂに接続する周辺回路は設計される。
【００２０】
そこで、上記ツェナーダイオード２３の両端に生じた過電圧の影響を解消する方法を説明する。
【００２１】
次に第１の方法を説明する。この方法では、上記ツェナーダイオード２３のアノード側のパッド３６を第１定電圧状態とする。またトリミング回路１の一端で同ツェナーダイオード２３のカソード側から少なくとも一つの抵抗１２を介した位置に設けられた端子を選択する。その端子として、例えばパッド３１を選択し、それを第２定電圧状態とする。そして、同ツェナーダイオード２３のカソード側のパッド３５に電流または電圧を印加してトリミングを行う。
この場合には、Ａ−Ｅ点間にはＦ点−Ｅ点間と同等の電圧が生じる。一方、Ａ−Ｅ点間に挿入されている素子は、抵抗１１，１２と順方向のツェナーダイオード２２のみである。そのため、特に過電圧による悪影響は受けない。そして、トリミング時に、例えばツェナーダイオード２３の両端に生じる過電圧によって周辺回路には悪影響が及ばない。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【００２２】
次いで第２の方法を説明する。この方法では、抵抗ネットワーク２の両端に接続するパッド３１，３２を第１定電圧状態とする。また上記ツェナーダイオード２３のカソード側に接続するパッド３５に電流または電圧を印加する。さらに同ツェナーダイオード２３のアノード側に接続するパッド３６を第２定電圧状態とする。上記状態では、トリミング時にツェナーダイオード２３の両端に生じる過電圧は周辺回路に影響を一切与えない。このことは、上記第１の方法と同様になる。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【００２３】
また上記第１〜第２例で説明した第１定電圧状態、第２定電圧状態および第３定電圧状態のうち、少なくとも一つの定電圧状態を接地状態にして、トリミングを行ってもよい。例えば、半導体基板（図示省略）に接地状態を選択する。
その場合には、トリミング時にツェナーダイオード２３の両端に生じる過電圧の周辺回路に対する影響は、上記第１〜第２の方法で説明したのと同様になる。
【００２４】
【発明の効果】
以上、説明したように請求項１の発明によれば、抵抗のトリミングを行う際に、ツェナーダイオード両端に発生した過電圧の影響を解消するパッドが、抵抗ネットワークの内部、すなわち、トリミング回路内にあるので、トリミング回路に接続する周辺回路を完全に自由に設計することができる。
【００２５】
請求項２の発明によれば、抵抗のトリミングを行う際に、ツェナーダイオード両端に発生した過電圧の影響を解消するパッドが、抵抗ネットワークの両端、すなわち、トリミング回路内にあるので、トリミング回路に接続する周辺回路を完全に自由に設計することができる。さらに抵抗ネットワーク内のどの抵抗をトリミングする際にも抵抗ネットワークの両端が定電圧状態になる。そのため、トリミング時の測定プログラムが簡単になる。
【００２６】
請求項３の発明によれば、抵抗のトリミングを行う際に半導体基板を定電圧状態に設定しているので、測定装置のハード上の制約で半導体基板が定電圧状態でなければならない場合にも対応することができる。したがって、測定装置上の制約を受けることが少なくなる。
【図面の簡単な説明】
【図１】 本発明の実施例の説明図である。
【符号の説明】
１ トリミング回路
２ 抵抗ネットワーク
１１ 抵抗
１２ 抵抗
１３ 抵抗
１４ 抵抗
２２ ツェナーダイオード
２３ ツェナーダイオード
２４ ツェナーダイオード
３０ パッド
３１ パッド
３２ パッド
３３ パッド
３４ パッド
３５ パッド
３６ パッド
【産業上の利用分野】
本発明は、半導体集積回路を電気的にトリミングする、半導体集積回路のトリミング方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路では、抵抗やキャパシタのトリミングを行うことによって、回路特性値が所定の範囲内に収まるようにしている。
そのトリミング方法としては、大きく分類して、電気的プログラミングによるトリミングとレーザプログラミングによるトリミングとに分類される。
【０００３】
電気的プログラミングによるトリミング方法の一つにツェナーダイオードを用いてトリミングする方法がある。この方法は、降伏電圧以下の逆方向電圧が印加されて開放状態になっているツェナーダイオードに対して、必要に応じて逆方向に過電流を印加する。そしてそのツェナーダイオードを破壊して短絡状態に移行させる、いわゆるツェナーザップトリミングを行う方法である。
【０００４】
上記ツェナーザップトリミング法は、通常のバイポーラトランジスタを有するプロセスであれば、工程増になることなくツェナーダイオードを形成することができ、また従来の電気的テスタが使えるので、付加コストが小さいという長所がある。
【０００５】
【発明が解決しようとする課題】
上記ツェナーザップトリミング法は、ツェナーザップ時には、ツェナーダイオードの両端に瞬時に過電圧が発生するため、その過電圧による周辺回路への影響を防止する回路設計を行う必要がある。
【０００６】
本発明は、ツェナーザップ時にツェナーダイオード両端に発生する過電圧の周辺回路への影響を無くすのに優れた半導体集積回路のトリミング方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされた半導体集積回路のトリミング方法である。
【０００８】
第１の方法としては、複数個の抵抗のうちの少なくとも一つの抵抗に対してツェナーダイオードを並列に接続した抵抗ネットワークを含む半導体集積回路で、上記ツェナーダイオードを用いて抵抗のトリミングを行う際に、ツェナーダイオードのアノード側を第１定電圧状態とし、そのツェナーダイオードのカソード側から少なくとも一つの抵抗を介した位置に設けられた端子を第２定電圧状態として、そのカソード側に電流または電圧を印加する。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【０００９】
第２の方法としては、複数個の抵抗のうちの少なくとも一つの抵抗に対してツェナーダイオードを並列に接続した抵抗ネットワークを含む半導体集積回路で、上記ツェナーダイオードを用いて抵抗のトリミングを行う際に、抵抗ネットワークの両端を第１定電圧状態とし、上記ツェナーダイオードのアノード側を第２定電圧状態として、そのツェナーダイオードのカソード側に電流または電圧を印加する。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【００１０】
上記方法でトリミングを行う際に、各第１，第２，第３定電圧状態のうちの少なくとも一つの定電圧状態を接地状態とする。
【００１１】
【作用】
第１の方法としては、抵抗のトリミングを行う際に、ツェナーダイオードのアノード側を第１定電圧状態とし、そのツェナーダイオードのカソード側から少なくとも一つの抵抗を介した位置に設けられた端子を第２定電圧状態として、そのカソード側に電流または電圧を印加することから、ツェナーダイオード両端に発生した過電圧の影響はトリミング回路内に限定される。したがって、周辺回路には過電圧の影響が及ばない。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にすることから、測定装置のハード上の制約で半導体基板を定電圧状態にしなければならない場合にも対応する。
【００１２】
第２の方法としては、抵抗のトリミングを行う際に、抵抗ネットワークの両端を第１定電圧状態とし、ツェナーダイオードのアノード側を第２定電圧状態として、そのツェナーダイオードのカソード側に電流または電圧を印加することから、ツェナーダイオード両端に発生した過電圧の影響は抵抗ネットワークの両端間に限られるのでトリミング回路内に限定される。したがって、周辺回路には過電圧の影響が及ばない。さらに抵抗ネットワーク内のどの抵抗をトリミングする際にも抵抗ネットワークの両端が定電圧状態になる。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にすることから、測定装置のハード上の制約で半導体基板を定電圧状態でしなければならない場合にも対応する。
【００１３】
上記方法でトリミングを行う際に、各第１，第２，第３定電圧状態を接地状態とすることから、測定プログラムが簡単になる。および測定装置のハード上の制約で半導体基板を定電圧状態にしなければならない場合にも対応する。
【００１４】
【実施例】
本発明の実施例を図１により説明する。図１では、（１）でトリミング回路の構成を示し、（２）でトリミング方法を示す。
【００１５】
図１の（１）に示すように、トリミング回路１は以下のように構成されている。
すなわち、抵抗１１，１２，１３，１４を直列に接続した抵抗ネットワーク２が設けられている。各抵抗１１，１２，１３，１４の抵抗値はそれぞれＲ１，Ｒ２，Ｒ３，Ｒ４になっている。
上記抵抗１２，１３，１４には、それぞれに対応してツェナーダイオード２２，２３，２４が並列に接続されている。
またトリミング回路１およびそれに接続する内部回路（図示省略）のうちの少なくとも１か所に接続するパッドとして、例えばＧ点に接続するパッド３０が設けられている。さらに上記抵抗ネットワーク２の両端にはパッド３１，３２が接続されている。また上記抵抗１２，１３，１４とそれらに並列に接続されている上記ツェナーダイオード２２，２３，２４との各両端にはパッド３４，３５，３６，（３２）が接続されている。ここでパッド（３２）は抵抗ネットワーク２に接続されている上記パッド３２と同じものである。
【００１６】
また、上記トリミング回路１の両端Ａ，Ｂは、半導体集積回路（図示省略）に通じている。そして半導体集積回路の内部には接地線Ｃおよびそれに接続する接地線を取り出すためのパッド３３が形成されている。
【００１７】
次に上記構成のトリミング回路１の動作を説明する。
トリミング回路１の初期状態は、トリミング部分のツェナーダイオード２２，２３，２４に逆バイアスが印加された状態になっている。このため、ツェナーダイオード２２，２３，２４はＯＦＦ状態のスイッチとして作用し、抵抗ネットワーク２の総抵抗値はＲ１＋Ｒ２＋Ｒ３＋Ｒ４になる。
【００１８】
続いてトリミングを行う場合の一例を図１の（２）を用いて説明する。
ここでは、抵抗１３（抵抗値Ｒ３）に並列に接続したツェナーダイオード２３をＯＮ状態に移行させるものとする。
まず、ツェナーダイオード２３をＯＮ状態にすると、抵抗ネットワーク２の総抵抗値はＲ１＋Ｒ２＋Ｒ４になる。ツェナーダイオード２３の破壊は、ツェナーダイオード２３のアノード側のパッド３６を定電圧状態、例えばＧＮＤ（接地状態）にする。そしてツェナーダイオード２３のカソード側のパッド３５に、ツェナーダイオード２３の破壊レベル以上の電流Ｉforce （または電圧）として、例えばＩforce ＝５０ｍＡを印加する。
その結果、瞬時的にツェナーダイオード２３の両端には過電圧、例えば２５Ｖが生じる。そしてツェナーダイオード２３は破壊されて短絡状態に移行する。
【００１９】
ここで、瞬時的にツェナーダイオード２３の両端に過電圧が生じた場合を考える。ツェナーダイオード２３の両端以外のパッド３２，３４がオープン状態であれば、Ｆ点がＧＮＤで、Ｅ点が過電圧が生じた状態になる。そしてＦ点からＢを介して他の回路を経てＡからＥ点というパスでも過電圧が生じる。このことを考慮してトリミング回路１の両端Ａ，Ｂに接続する周辺回路は設計される。
【００２０】
そこで、上記ツェナーダイオード２３の両端に生じた過電圧の影響を解消する方法を説明する。
【００２１】
次に第１の方法を説明する。この方法では、上記ツェナーダイオード２３のアノード側のパッド３６を第１定電圧状態とする。またトリミング回路１の一端で同ツェナーダイオード２３のカソード側から少なくとも一つの抵抗１２を介した位置に設けられた端子を選択する。その端子として、例えばパッド３１を選択し、それを第２定電圧状態とする。そして、同ツェナーダイオード２３のカソード側のパッド３５に電流または電圧を印加してトリミングを行う。
この場合には、Ａ−Ｅ点間にはＦ点−Ｅ点間と同等の電圧が生じる。一方、Ａ−Ｅ点間に挿入されている素子は、抵抗１１，１２と順方向のツェナーダイオード２２のみである。そのため、特に過電圧による悪影響は受けない。そして、トリミング時に、例えばツェナーダイオード２３の両端に生じる過電圧によって周辺回路には悪影響が及ばない。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【００２２】
次いで第２の方法を説明する。この方法では、抵抗ネットワーク２の両端に接続するパッド３１，３２を第１定電圧状態とする。また上記ツェナーダイオード２３のカソード側に接続するパッド３５に電流または電圧を印加する。さらに同ツェナーダイオード２３のアノード側に接続するパッド３６を第２定電圧状態とする。上記状態では、トリミング時にツェナーダイオード２３の両端に生じる過電圧は周辺回路に影響を一切与えない。このことは、上記第１の方法と同様になる。
またトリミングを行う際に、半導体集積回路が搭載されている半導体基板を第３定電圧状態にする。
【００２３】
また上記第１〜第２例で説明した第１定電圧状態、第２定電圧状態および第３定電圧状態のうち、少なくとも一つの定電圧状態を接地状態にして、トリミングを行ってもよい。例えば、半導体基板（図示省略）に接地状態を選択する。
その場合には、トリミング時にツェナーダイオード２３の両端に生じる過電圧の周辺回路に対する影響は、上記第１〜第２の方法で説明したのと同様になる。
【００２４】
【発明の効果】
以上、説明したように請求項１の発明によれば、抵抗のトリミングを行う際に、ツェナーダイオード両端に発生した過電圧の影響を解消するパッドが、抵抗ネットワークの内部、すなわち、トリミング回路内にあるので、トリミング回路に接続する周辺回路を完全に自由に設計することができる。
【００２５】
請求項２の発明によれば、抵抗のトリミングを行う際に、ツェナーダイオード両端に発生した過電圧の影響を解消するパッドが、抵抗ネットワークの両端、すなわち、トリミング回路内にあるので、トリミング回路に接続する周辺回路を完全に自由に設計することができる。さらに抵抗ネットワーク内のどの抵抗をトリミングする際にも抵抗ネットワークの両端が定電圧状態になる。そのため、トリミング時の測定プログラムが簡単になる。
【００２６】
請求項３の発明によれば、抵抗のトリミングを行う際に半導体基板を定電圧状態に設定しているので、測定装置のハード上の制約で半導体基板が定電圧状態でなければならない場合にも対応することができる。したがって、測定装置上の制約を受けることが少なくなる。
【図面の簡単な説明】
【図１】 本発明の実施例の説明図である。
【符号の説明】
１ トリミング回路
２ 抵抗ネットワーク
１１ 抵抗
１２ 抵抗
１３ 抵抗
１４ 抵抗
２２ ツェナーダイオード
２３ ツェナーダイオード
２４ ツェナーダイオード
３０ パッド
３１ パッド
３２ パッド
３３ パッド
３４ パッド
３５ パッド
３６ パッド
Claims (3)
- 複数個の抵抗のうちの少なくとも一つ以上の抵抗に対してツェナーダイオードを並列に接続した抵抗ネットワークを含む半導体集積回路で、該ツェナーダイオードを用いて抵抗のトリミングを行う際に、
前記ツェナーダイオードのアノード側を第１定電圧状態とし、該ツェナーダイオードのカソード側から少なくとも一つの抵抗を介した位置に設けられた端子を第２定電圧状態として、該カソード側に電流または電圧を印加することを特徴とする半導体集積回路のトリミング方法。 - 複数個の抵抗のうちの少なくとも一つ以上の抵抗に対してツェナーダイオードを並列に接続した抵抗ネットワークを含む半導体集積回路で、該ツェナーダイオードを用いて抵抗のトリミングを行う際に、
前記抵抗ネットワークの両端を第１定電圧状態とし、前記ツェナーダイオードのアノード側を第２定電圧状態として、該ツェナーダイオードのカソード側に電流または電圧を印加することを特徴とする半導体集積回路のトリミング方法。 - 請求項２記載の半導体集積回路のトリミング方法において、
前記半導体集積回路が搭載されている半導体基板を第３定電圧状態にして前記トリミングを行うことを特徴とする半導体集積回路のトリミング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17368994A JP3677789B2 (ja) | 1994-06-30 | 1994-06-30 | 半導体集積回路のトリミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17368994A JP3677789B2 (ja) | 1994-06-30 | 1994-06-30 | 半導体集積回路のトリミング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818073A JPH0818073A (ja) | 1996-01-19 |
| JP3677789B2 true JP3677789B2 (ja) | 2005-08-03 |
Family
ID=15965289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17368994A Expired - Fee Related JP3677789B2 (ja) | 1994-06-30 | 1994-06-30 | 半導体集積回路のトリミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3677789B2 (ja) |
-
1994
- 1994-06-30 JP JP17368994A patent/JP3677789B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818073A (ja) | 1996-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69122419T2 (de) | Schutzschaltung für eine Halbleiteranordnung | |
| JP3691554B2 (ja) | 静電放電対策用保護回路 | |
| EP0215493A1 (en) | Protected MOS transistor circuit | |
| US6725436B2 (en) | Resistor circuit | |
| US20040201936A1 (en) | Power supply device having overcurrent protection function and method for controlling the same | |
| EP0081864A1 (en) | Polarity guard circuit | |
| JPS6030140B2 (ja) | 電話機用回路 | |
| JP3677789B2 (ja) | 半導体集積回路のトリミング方法 | |
| JPH10126959A (ja) | 通信用保護回路装置 | |
| US6717416B2 (en) | Circuit configuration for the voltage supply of a two-wire sensor | |
| EP0789398B1 (en) | Semiconductor device having power MOS transistor including parasitic transistor | |
| EP0697757A1 (en) | Electrostatic discharge protection circuit for an integrated circuit device | |
| US11108227B2 (en) | Methods and apparatus for a battery | |
| JP3667232B2 (ja) | 低エラーな切り替え可能な測定リード検出回路 | |
| JPH0327575A (ja) | 半導体素子駆動回路 | |
| JP3228165B2 (ja) | トリミング方法 | |
| CN219268835U (zh) | 元器件选择电路和电子设备 | |
| KR880702003A (ko) | 전기적 매개변수 변화 장치 | |
| JPH0714130B2 (ja) | 信号線路に生じる障害電圧に対するモノリシック集積化された保護回路装置 | |
| JP2004096036A (ja) | 抵抗装置、該抵抗装置のトリミング方法、及び電源回路 | |
| KR890003159Y1 (ko) | 과 전압 제한 회로 | |
| JPS62115856A (ja) | 半導体集積回路装置 | |
| JPS6348979Y2 (ja) | ||
| JPH06223027A (ja) | 切替回路 | |
| JPS5958858A (ja) | 調整回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040910 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050502 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120520 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |