JPS62115856A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62115856A JPS62115856A JP60257116A JP25711685A JPS62115856A JP S62115856 A JPS62115856 A JP S62115856A JP 60257116 A JP60257116 A JP 60257116A JP 25711685 A JP25711685 A JP 25711685A JP S62115856 A JPS62115856 A JP S62115856A
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- Japan
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- transistor
- sbd
- fuse
- current
- terminal
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラトランジスタを構成素子とし、
ショットキバリアダイオードをトランジスタのクランプ
に用いたショットキクランプ構成の半導体集積回路装置
に係り、特にスイッチング不良品を直流電気的特性テス
トでリジェクトすることができる半導体集積回路装置に
関するものである。
ショットキバリアダイオードをトランジスタのクランプ
に用いたショットキクランプ構成の半導体集積回路装置
に係り、特にスイッチング不良品を直流電気的特性テス
トでリジェクトすることができる半導体集積回路装置に
関するものである。
従来、ショットキバリアダイオードをバイポーラトラン
ジスタのクランプに用いてスイッチング速度を向上させ
た半導体集積回路装置として、例えば［ミツビシセミコ
ンダクタ バイパーラディジタルアイシー エイエルエ
ステイティエルデータ７’ ツク（ＭＩＴＳＵＢＩＳＨ
Ｉ ＳＨＭＩＣＯＮＤＵＣＴＯＲ８ＢＩＰＯＬＡＲ，Ｄ
ＩＧＩＴＡＬ ＩＣＡＬＳＴＴＬ ＤＡＴＡＢＯＯＫ）
１９８５、（２−１１ページ）」に示されたインバータ
回路を例にとって第３図を参照して説明する。
ジスタのクランプに用いてスイッチング速度を向上させ
た半導体集積回路装置として、例えば［ミツビシセミコ
ンダクタ バイパーラディジタルアイシー エイエルエ
ステイティエルデータ７’ ツク（ＭＩＴＳＵＢＩＳＨ
Ｉ ＳＨＭＩＣＯＮＤＵＣＴＯＲ８ＢＩＰＯＬＡＲ，Ｄ
ＩＧＩＴＡＬ ＩＣＡＬＳＴＴＬ ＤＡＴＡＢＯＯＫ）
１９８５、（２−１１ページ）」に示されたインバータ
回路を例にとって第３図を参照して説明する。
第３図において、１，７．１２及び１８はショツトキパ
リアダイオード（以下、ＳＢＤと称す）、２はｐｎｐ
）ランジスタ、５，８，９．１６及び１７けｎｐｎ）ラ
ンジスタのベース・コレクタ間をＳＢＤでクランプした
ＳＢＤクランプドトランジスタ、１１はｎｐｎ）ランジ
スタであシ、これらトランジスタ９，１１は大きな出方
電流供給能力を持つべくダーリントン接続を構成してい
る。
リアダイオード（以下、ＳＢＤと称す）、２はｐｎｐ
）ランジスタ、５，８，９．１６及び１７けｎｐｎ）ラ
ンジスタのベース・コレクタ間をＳＢＤでクランプした
ＳＢＤクランプドトランジスタ、１１はｎｐｎ）ランジ
スタであシ、これらトランジスタ９，１１は大きな出方
電流供給能力を持つべくダーリントン接続を構成してい
る。
なお、上記各トランジスタおよび８ＢＤＯサイズは出力
電流や回路電流などを考慮して決められている。また、
３，４，６，１０，１３，１４及び１５は抵抗であり、
これら抵抗は消費電力とスイッチフグ速度との兼ね合い
Ｋよって所定の抵抗値が選ばれている。なお、図中、３
１は入力端子、３２は出力端子、３３は電源Ｖｃｃが供
給される電源端子である。
電流や回路電流などを考慮して決められている。また、
３，４，６，１０，１３，１４及び１５は抵抗であり、
これら抵抗は消費電力とスイッチフグ速度との兼ね合い
Ｋよって所定の抵抗値が選ばれている。なお、図中、３
１は入力端子、３２は出力端子、３３は電源Ｖｃｃが供
給される電源端子である。
次に上記回路の動作について説明する。ここで、すべて
のｎｐｎ ）ランジスタ５，８，９．１６及び１７（以
下、Ｔｒとも記す）のベース・エミッタ間順方向電圧Ｖ
ＢＥが０．７ Ｖ、すべての５ＢＤＩ。
のｎｐｎ ）ランジスタ５，８，９．１６及び１７（以
下、Ｔｒとも記す）のベース・エミッタ間順方向電圧Ｖ
ＢＥが０．７ Ｖ、すべての５ＢＤＩ。
７．１２及び１８の順方向電圧が０．４５Ｖ、ｐｎｐト
ランジスタ２（Ｔｒとも記す）のベース・エミッタ間順
方向電圧ＶＢＥが一〇、７■と仮定すると、第３図の回
路のスレッショルド電圧ＶＴＲはｖＴｕ＝（Ｔｒ５０Ｖ
ｇｇ）＋（Ｔｒ８）Ｖｎｒ、 ）＋（Ｔｒ１７０Ｖｎｚ
）＋（Ｔｒ２のＶＢＥ）＝３Ｘ０．７−０．７＝１．４
Ｖ で表わされる。
ランジスタ２（Ｔｒとも記す）のベース・エミッタ間順
方向電圧ＶＢＥが一〇、７■と仮定すると、第３図の回
路のスレッショルド電圧ＶＴＲはｖＴｕ＝（Ｔｒ５０Ｖ
ｇｇ）＋（Ｔｒ８）Ｖｎｒ、 ）＋（Ｔｒ１７０Ｖｎｚ
）＋（Ｔｒ２のＶＢＥ）＝３Ｘ０．７−０．７＝１．４
Ｖ で表わされる。
この回路では１．４ｖ以上の電圧が入力端子３１に印加
されると、ＳＢＤクランプドトランジスタ５．８．１７
はオン状態になシ、出力端子３２の出力は「Ｌ」となる
。また、入力電圧が１．４ｖ以下になると、抵抗３を流
れる電流はｐｎｐ ）ランジスタ２のエミッタに流れ、
ＳＢＤクランプドトランジスタ５のベース電流は零とな
シ、オフ状態となる。続いてＳＢＤクランプドトランジ
スタ８゜８ＢＤクランプドトランジスタ１７の順にオフ
状態となる。このとき、８ＢＤ７はＳＢＤクランプドト
ランジスタ８がターンオフする時、ＳＢＤクランプドト
ランジスタ８のベース中の余剰キャリアを吸収し、ター
ンオフ時間を速めている。また、８ＢＤ ）ランジスタ
１６も同じ（８ＢＤ）ランラスタ１了がターンオフする
時５ＢＤ）ランジスタ１７のベース中の余剰キャリアを
吸収し、ターンオフ時間を速めている。
されると、ＳＢＤクランプドトランジスタ５．８．１７
はオン状態になシ、出力端子３２の出力は「Ｌ」となる
。また、入力電圧が１．４ｖ以下になると、抵抗３を流
れる電流はｐｎｐ ）ランジスタ２のエミッタに流れ、
ＳＢＤクランプドトランジスタ５のベース電流は零とな
シ、オフ状態となる。続いてＳＢＤクランプドトランジ
スタ８゜８ＢＤクランプドトランジスタ１７の順にオフ
状態となる。このとき、８ＢＤ７はＳＢＤクランプドト
ランジスタ８がターンオフする時、ＳＢＤクランプドト
ランジスタ８のベース中の余剰キャリアを吸収し、ター
ンオフ時間を速めている。また、８ＢＤ ）ランジスタ
１６も同じ（８ＢＤ）ランラスタ１了がターンオフする
時５ＢＤ）ランジスタ１７のベース中の余剰キャリアを
吸収し、ターンオフ時間を速めている。
したがって、この回路で図示するＡ点つまシＳＢＤクラ
ンプドトランジスタ５のエミッタと５ＢＤ７のアノード
との接続点から該５ＢＤ７を経て入力端子２１までの経
路で、パターン欠陥などによる配線断又は５ＢＤ７の特
性不良を起こした場合、ＳＢＤクランプドトランジスタ
８のターンオフ時間が遅れてしまい、出力（−Ｌ−ＨＪ
の伝搬時間Ｌ ｐＬＨが正常時５ｎｓのものが、この不
具合によりｊｐＬＨが数１００ｎｓと非常に太きくなシ
スイツチング不良となる。
ンプドトランジスタ５のエミッタと５ＢＤ７のアノード
との接続点から該５ＢＤ７を経て入力端子２１までの経
路で、パターン欠陥などによる配線断又は５ＢＤ７の特
性不良を起こした場合、ＳＢＤクランプドトランジスタ
８のターンオフ時間が遅れてしまい、出力（−Ｌ−ＨＪ
の伝搬時間Ｌ ｐＬＨが正常時５ｎｓのものが、この不
具合によりｊｐＬＨが数１００ｎｓと非常に太きくなシ
スイツチング不良となる。
このように従来の回路は、ＳＢＤクランプドトランジス
タ５のエミッタと５ＢＤ７のアノードとの接続点Ａから
該８ＢＤ７を経て入力端子２１までの経路で前述の不具
合が発生した製品は７ア／クションテスト、直流電気的
特性テストでは不具合は発見されないため、スイッチン
グテストにより不良品と判定する必要がある。そのため
、スイッチングテストのコストがかかる。
タ５のエミッタと５ＢＤ７のアノードとの接続点Ａから
該８ＢＤ７を経て入力端子２１までの経路で前述の不具
合が発生した製品は７ア／クションテスト、直流電気的
特性テストでは不具合は発見されないため、スイッチン
グテストにより不良品と判定する必要がある。そのため
、スイッチングテストのコストがかかる。
通常、数ゲート程度の集積回路では、ファンクションテ
スト及び直流電気的特性テストで良品となった製品にス
イッチングテストを実施し、不良となった製品を解析す
るとスイッチング不良の９０％以上が第３図に示すＡ点
から８ＢＤ７を経て入力までの経路で不具合が発生して
いることに寄ることが明らかになった。
スト及び直流電気的特性テストで良品となった製品にス
イッチングテストを実施し、不良となった製品を解析す
るとスイッチング不良の９０％以上が第３図に示すＡ点
から８ＢＤ７を経て入力までの経路で不具合が発生して
いることに寄ることが明らかになった。
したがって、この発明は、かかる点に鑑み、上記不具合
を直流電気的特性テストで発見できるようにし、スイッ
チングテストを省略することにより製品コストの低減を
図った半導体集積回路装置を提供することを目的とする
。
を直流電気的特性テストで発見できるようにし、スイッ
チングテストを省略することにより製品コストの低減を
図った半導体集積回路装置を提供することを目的とする
。
この発明に係る半導体集積回路装置は、バイポーラトラ
ンジスタを構成素子とし、その入力端子に、第１のトラ
ンジスタのベースまたはｐｎダイオードのカソードを接
続するとともに５ＢＤＯカソードを共通に接続し、かつ
前記第１のトランジスタのエミッタまたはｐｎダイオー
ドのアノードと前記ＳＢＤのアノードとの間にそれぞｈ
第２のトランジスタのベース、エミッタを接続して、こ
の第２のトランジスタにょシ次段のトランジスタを駆動
しでなるショットキクランプ構成の半導体集積回路装置
において、前記第２のトランジスタのエミッタと前記Ｓ
ＢＤのアノードとの接続点と電源端子との間に、所定電
流値以上の電流にょシミ気的に切断可能なヒユーズを接
続したものであるＯ 〔作用〕 この発明においでは、ヒユーズにょシＭ＃・入力間の直
流電気的特性を調べることにょシ、入力段の第２のトラ
ンジスタのエミッタとＳＢＤの７ノードとの接続点から
該８ＢＤを経て入力端子までの経路の不具合を発見する
ことができ、スイッチングテストを実施しなくても不良
品と判定することが可能になる。
ンジスタを構成素子とし、その入力端子に、第１のトラ
ンジスタのベースまたはｐｎダイオードのカソードを接
続するとともに５ＢＤＯカソードを共通に接続し、かつ
前記第１のトランジスタのエミッタまたはｐｎダイオー
ドのアノードと前記ＳＢＤのアノードとの間にそれぞｈ
第２のトランジスタのベース、エミッタを接続して、こ
の第２のトランジスタにょシ次段のトランジスタを駆動
しでなるショットキクランプ構成の半導体集積回路装置
において、前記第２のトランジスタのエミッタと前記Ｓ
ＢＤのアノードとの接続点と電源端子との間に、所定電
流値以上の電流にょシミ気的に切断可能なヒユーズを接
続したものであるＯ 〔作用〕 この発明においでは、ヒユーズにょシＭ＃・入力間の直
流電気的特性を調べることにょシ、入力段の第２のトラ
ンジスタのエミッタとＳＢＤの７ノードとの接続点から
該８ＢＤを経て入力端子までの経路の不具合を発見する
ことができ、スイッチングテストを実施しなくても不良
品と判定することが可能になる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるインバータ回路を構
成する半導体集積回路装置を示し、同図において第３図
と同一符号は同一のものを示す。
成する半導体集積回路装置を示し、同図において第３図
と同一符号は同一のものを示す。
そして本実施例回路が第３図に示した従来のものと異な
る点は、ＳＢＤクランプドトランジスタ５のエミッタと
８ＢＤ７のアノードとが接続されているＡ点と電源端子
３３との間に電流によυ切断可能なヒユーズ１９を接続
した構成としたことである。このとき、ヒユーズ１９の
材質としてはＴｉＷ、ＮｉＣｒ 、ポリシリコン等が好
適である。
る点は、ＳＢＤクランプドトランジスタ５のエミッタと
８ＢＤ７のアノードとが接続されているＡ点と電源端子
３３との間に電流によυ切断可能なヒユーズ１９を接続
した構成としたことである。このとき、ヒユーズ１９の
材質としてはＴｉＷ、ＮｉＣｒ 、ポリシリコン等が好
適である。
しかして、前記ヒユーズ１９の抵抗値を１００Ω程度で
形成すると、抵抗３の抵抗値は通常数にΩ以上であるの
で、所定の電流を電源Ｖｃｃから電源端子３３を通して
入力端子３１に流すと、大部分の電流がその電源端子３
３．ヒユーズｉ ９ 、５ＢＤ７を通って入力端子３１
へ流れるような電源電流条件が存在する。したがって、
電源・入力間の電流−電圧特性を測定することにより、
Ａ点から５ＢＤ７を経て入力端子３１までの経路の不具
合を検出することができる。そして、この測定を実施後
、電源・入力間の電流を増加させヒユーズ１９を切断す
れば、ヒユーズ切断後の回路は第３図に示す従来の回路
と等価になる。したがって、ヒユーズ１９の切断後の取
り扱いは従来のものと同じになる。また、ヒユーズ１５
の切断電流はＡ点から５ＢＤ７を経る入力までの経路の
不具合を検出する際の電源電流以上であり、かつヒユー
ズ切断時の過電流によりヒューズ１９以外の素子が破壊
されない最大の電流値以下に設定する必要がある。
形成すると、抵抗３の抵抗値は通常数にΩ以上であるの
で、所定の電流を電源Ｖｃｃから電源端子３３を通して
入力端子３１に流すと、大部分の電流がその電源端子３
３．ヒユーズｉ ９ 、５ＢＤ７を通って入力端子３１
へ流れるような電源電流条件が存在する。したがって、
電源・入力間の電流−電圧特性を測定することにより、
Ａ点から５ＢＤ７を経て入力端子３１までの経路の不具
合を検出することができる。そして、この測定を実施後
、電源・入力間の電流を増加させヒユーズ１９を切断す
れば、ヒユーズ切断後の回路は第３図に示す従来の回路
と等価になる。したがって、ヒユーズ１９の切断後の取
り扱いは従来のものと同じになる。また、ヒユーズ１５
の切断電流はＡ点から５ＢＤ７を経る入力までの経路の
不具合を検出する際の電源電流以上であり、かつヒユー
ズ切断時の過電流によりヒューズ１９以外の素子が破壊
されない最大の電流値以下に設定する必要がある。
なお、上記実施例では入力にｐｎｐ ）ランジスタ２を
使用したものについて示したが、第２図のように入力に
ｐｎダイオード２０を使用した回路でもよく、上記実施
例と同様の効果を奏する。
使用したものについて示したが、第２図のように入力に
ｐｎダイオード２０を使用した回路でもよく、上記実施
例と同様の効果を奏する。
以上のようにこの発明によれば、ショットキクランプ構
成の半導体集積回路装置においてヒユーズを付加するこ
とにより、入力段の第２のトランジスタのエミッタと８
ＢＤのアノードとの接続点から該ＳＢＤを経て入力端子
までの経路での不具合を直流電気的特性テストで検出で
き、スイッチングテストを省略できる効果がある。
成の半導体集積回路装置においてヒユーズを付加するこ
とにより、入力段の第２のトランジスタのエミッタと８
ＢＤのアノードとの接続点から該ＳＢＤを経て入力端子
までの経路での不具合を直流電気的特性テストで検出で
き、スイッチングテストを省略できる効果がある。
第１図はこの発明の一実施例を示すインバータ回路図、
第２図はこの発明の他の実施例を示すインバータ回路図
、第３図は従来のインバータ回路図である。 １．７，１２．１８・・・・５ＢＤ（ショットキバリア
ダイオード）、２・番・・ｐｎｐ トランジスタ、５
、８ 、１０ 、１６ 、１７ ａ ｅ ａ ＠ ３Ｂ
Ｄクランプドトランジスタ、１１・争・・ｎｐｎ ）ラ
ンジスタ、３，４，６，１０，１３，１４．１６・・・
・抵抗、１９・・・・ヒユーズ、２０・・・・ｐｎダイ
オード。
第２図はこの発明の他の実施例を示すインバータ回路図
、第３図は従来のインバータ回路図である。 １．７，１２．１８・・・・５ＢＤ（ショットキバリア
ダイオード）、２・番・・ｐｎｐ トランジスタ、５
、８ 、１０ 、１６ 、１７ ａ ｅ ａ ＠ ３Ｂ
Ｄクランプドトランジスタ、１１・争・・ｎｐｎ ）ラ
ンジスタ、３，４，６，１０，１３，１４．１６・・・
・抵抗、１９・・・・ヒユーズ、２０・・・・ｐｎダイ
オード。
Claims (1)
- バイポーラトランジスタを構成素子とし、その入力端子
に、第１のトランジスタのベースまたはｐｎダイオード
のカソードを接続するとともにショットキバリアダイオ
ードのカソードを共通に接続し、かつ前記第１のトラン
ジスタのエミッタまたはｐｎダイオードのアノードと前
記ショットキバリアダイオードのアノードとの間にそれ
ぞれ第２のトランジスタのベース、エミッタを接続して
、この第２のトランジスタにより次段のトランジスタを
駆動してなるショットキクランプ構成の半導体集積回路
装置において、前記第２のトランジスタのエミッタと前
記ショットキバリアダイオードのアノードとの接続点と
電源端子との間に、所定電流値以上の電流により電気的
に切断可能なヒューズを接続したことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257116A JPS62115856A (ja) | 1985-11-15 | 1985-11-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257116A JPS62115856A (ja) | 1985-11-15 | 1985-11-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62115856A true JPS62115856A (ja) | 1987-05-27 |
Family
ID=17301953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257116A Pending JPS62115856A (ja) | 1985-11-15 | 1985-11-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259290A (ja) * | 1991-12-30 | 1993-10-08 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法およびヒューズ構造体 |
| JPH0619791U (ja) * | 1992-06-23 | 1994-03-15 | 株式会社エス・エヌ・ケイ | クレーンゲーム機の水平移動装置 |
-
1985
- 1985-11-15 JP JP60257116A patent/JPS62115856A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259290A (ja) * | 1991-12-30 | 1993-10-08 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法およびヒューズ構造体 |
| JPH0619791U (ja) * | 1992-06-23 | 1994-03-15 | 株式会社エス・エヌ・ケイ | クレーンゲーム機の水平移動装置 |
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