JPS59191935A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59191935A JPS59191935A JP58065459A JP6545983A JPS59191935A JP S59191935 A JPS59191935 A JP S59191935A JP 58065459 A JP58065459 A JP 58065459A JP 6545983 A JP6545983 A JP 6545983A JP S59191935 A JPS59191935 A JP S59191935A
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- power supply
- supply voltage
- integrated circuit
- semiconductor integrated
- circuit device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は半導体集積回路装置、特にＣ−ＭＯＳなどの
コンプリメンタリ回路を用いて構成され。
コンプリメンタリ回路を用いて構成され。
かつ多数の論理入力端子を有するものに関する。
例えば論理ゲートアレイが形成された半導体集積回路装
置では、その内部の論理回路が大規模化されるほど、そ
こで使用される論理入力端子の数も増え、最近では数百
ピンの論理入力端子を持つものも珍しくなくなってきた
。ところが、Ｃ−ＭＯＳなどのコンプリメンタリ回路を
用（・て構成された半導体集積回路装置では、その論理
入力端子の数が増えると、その半導体集積回路装置がウ
ェハーからチップに分割されてパッケージに収納された
後のエージング工程の段取りが非常に面倒になって（る
。というのは、Ｃ−ＭＯＳなどのコンプリメンタリ回路
によって構成された半導体集積回路装置では、その論理
入力端子に何も接続しないと、該論理入力端子の論理状
態が高低いずれの論理電位になるか確定せず、このため
該論理入力端子における電位が高低いずれの論理電位に
も属しない中間の電位になってコンプリメンタリ回路を
構成する１対の能動素子に直列に大きな貫通電流が流れ
、これにより余分な電力が消費されるのみでな（場合に
よってはその能動素子が破壊される恐れが生じる、しか
も、その貫通電流が流れる状態はそれに接続される内部
の回路にまで伝播し、その半導体装置に過大な電流が流
れる恐れがある。
置では、その内部の論理回路が大規模化されるほど、そ
こで使用される論理入力端子の数も増え、最近では数百
ピンの論理入力端子を持つものも珍しくなくなってきた
。ところが、Ｃ−ＭＯＳなどのコンプリメンタリ回路を
用（・て構成された半導体集積回路装置では、その論理
入力端子の数が増えると、その半導体集積回路装置がウ
ェハーからチップに分割されてパッケージに収納された
後のエージング工程の段取りが非常に面倒になって（る
。というのは、Ｃ−ＭＯＳなどのコンプリメンタリ回路
によって構成された半導体集積回路装置では、その論理
入力端子に何も接続しないと、該論理入力端子の論理状
態が高低いずれの論理電位になるか確定せず、このため
該論理入力端子における電位が高低いずれの論理電位に
も属しない中間の電位になってコンプリメンタリ回路を
構成する１対の能動素子に直列に大きな貫通電流が流れ
、これにより余分な電力が消費されるのみでな（場合に
よってはその能動素子が破壊される恐れが生じる、しか
も、その貫通電流が流れる状態はそれに接続される内部
の回路にまで伝播し、その半導体装置に過大な電流が流
れる恐れがある。
エージング時には１通常の動作電圧よりも高℃・電源電
圧を印加するので、その破壊の恐れは大きい。
圧を印加するので、その破壊の恐れは大きい。
そこで、エージング時には各論理入力端子を必ず高低い
ずれか一方の論理電位に固定しなければならない。しか
し、論理入力端子数の多し・コンプリメンタリ構成の半
導体集積回路装置では、各論理入力端子毎に高低（・ず
れか一方の論理レベルを与えるために、非常に多くのプ
ルアップ抵抗ある（・はプルダウン抵抗を接続しなけれ
ばならず、これが非常に面倒かつ繁雑でエージング工程
の能率を低下させていた。
ずれか一方の論理電位に固定しなければならない。しか
し、論理入力端子数の多し・コンプリメンタリ構成の半
導体集積回路装置では、各論理入力端子毎に高低（・ず
れか一方の論理レベルを与えるために、非常に多くのプ
ルアップ抵抗ある（・はプルダウン抵抗を接続しなけれ
ばならず、これが非常に面倒かつ繁雑でエージング工程
の能率を低下させていた。
また、半導体集積回路装置内部にて各論理入力端子をそ
れぞれ抵抗を介して電源電位あるいは基準電位に接続し
ておくことも考えられるが、これを行なうと入力インピ
ーダンスが低くなってその集積回路装置の利点を著しく
そこなうことになる。
れぞれ抵抗を介して電源電位あるいは基準電位に接続し
ておくことも考えられるが、これを行なうと入力インピ
ーダンスが低くなってその集積回路装置の利点を著しく
そこなうことになる。
この発明は、以上のような問題を鑑みてなされたもので
、その目的とするところは、エージング時に各論理入力
端子の論理状態を意識せずとも、また本来の動作特性に
影響を及ぼすことなく、単にエージングのための電源電
圧を印加するだけでもって各論理入力端子の論理状態を
高低いずれか一方に固定することができるようにし、こ
れによりエージングを簡単かつ高能率に行なえるように
した半導体集積回路装置を提供することにある。
、その目的とするところは、エージング時に各論理入力
端子の論理状態を意識せずとも、また本来の動作特性に
影響を及ぼすことなく、単にエージングのための電源電
圧を印加するだけでもって各論理入力端子の論理状態を
高低いずれか一方に固定することができるようにし、こ
れによりエージングを簡単かつ高能率に行なえるように
した半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
本願にお℃・て開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、多数の論理入力端子を有するコンプリメンタ
リ回路構成の半導体集積回路装置内にお（・て、各論理
入力端子を半導体スイッチング素子を介して高低−・ず
れか一方の論理電位に接続するとともに、該半導体集積
回路装置に外部から印加される電源電圧を検出する電源
電圧検出回路を設け、上記電源電圧が該半導体集積回路
装置の通常の動作電圧よりも高くなったときの該電源電
圧検出回路の検出出力によって上記半導体スイッチング
素子を一括的に導通駆動するようにし、これによりエー
ジング時に各論理入力端子の論理状態を意識せずとも、
また本来の動作特性に影響を及ぼすことなく、単にエー
ジングのための電源電圧を印加するだけでもって各論理
入力端子の論理状態を高低いずれか一方に固定すること
ができるようＫＬ、これによりエージングを簡単かつ高
能率に行なえるようにするという目的を達成するもので
ある。
リ回路構成の半導体集積回路装置内にお（・て、各論理
入力端子を半導体スイッチング素子を介して高低−・ず
れか一方の論理電位に接続するとともに、該半導体集積
回路装置に外部から印加される電源電圧を検出する電源
電圧検出回路を設け、上記電源電圧が該半導体集積回路
装置の通常の動作電圧よりも高くなったときの該電源電
圧検出回路の検出出力によって上記半導体スイッチング
素子を一括的に導通駆動するようにし、これによりエー
ジング時に各論理入力端子の論理状態を意識せずとも、
また本来の動作特性に影響を及ぼすことなく、単にエー
ジングのための電源電圧を印加するだけでもって各論理
入力端子の論理状態を高低いずれか一方に固定すること
ができるようＫＬ、これによりエージングを簡単かつ高
能率に行なえるようにするという目的を達成するもので
ある。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一ある（・は和尚する部分は同一
符号で示す。
符号で示す。
第１図は、この発明による半導体集積回路装置の一実施
例を示す。
例を示す。
同図にその要部を示す半導体集積回路装置１０はＣ−Ｍ
Ｏ８構成の大規模論理回路であって、その内部には論理
ゲートアレイが構成されている。
Ｏ８構成の大規模論理回路であって、その内部には論理
ゲートアレイが構成されている。
この半導体集積回路装置１０は多数の論理入力端子Ｐ１
〜Ｐｎを有する。その多数の論理入力端子Ｐ１〜Ｐｎは
、高″Ｈ”、低″Ｌ”いずれかの電位を持つ論理入力信
号を内部回路へ送るためのＣ−ＭＯＳバッファ工１〜Ｉ
ｎにそれぞれ接続されている。通常動作時における各入
力端子Ｐ１〜Ｐｎはそれぞれ開放された高インピーダン
ス状態にある。しかし、各入力端子Ｐ１＝Ｐｎは、それ
ぞれ半導体スイッチング素子としてのＭＯ８Ｏ８電界効
果トランジスター１〜Ｑｎして、電源電圧Ｖｄｄある（
・は基準電位の℃・ずれかに接続されて（・る。
〜Ｐｎを有する。その多数の論理入力端子Ｐ１〜Ｐｎは
、高″Ｈ”、低″Ｌ”いずれかの電位を持つ論理入力信
号を内部回路へ送るためのＣ−ＭＯＳバッファ工１〜Ｉ
ｎにそれぞれ接続されている。通常動作時における各入
力端子Ｐ１〜Ｐｎはそれぞれ開放された高インピーダン
ス状態にある。しかし、各入力端子Ｐ１＝Ｐｎは、それ
ぞれ半導体スイッチング素子としてのＭＯ８Ｏ８電界効
果トランジスター１〜Ｑｎして、電源電圧Ｖｄｄある（
・は基準電位の℃・ずれかに接続されて（・る。
これとともに、各ＭＯ８電界効果トランジスタＱｌ〜Ｑ
ｎは１通常の動作状態では非導通状態を保つが、後述す
る電源電圧検出回路２０がら検出出力として与えられる
制御電圧Ｃによって一括的に導通駆動されるようになっ
て〜・る。
ｎは１通常の動作状態では非導通状態を保つが、後述す
る電源電圧検出回路２０がら検出出力として与えられる
制御電圧Ｃによって一括的に導通駆動されるようになっ
て〜・る。
上記電源電圧検出回路２０は、実施例では、２組のＣ−
ＭＯ３電界効果トランジヌタＱｐｉ−ＱｎｌとＱｐ２−
Ｑｎ２、定電圧ダイオードＤｚ、およびＣ−ＭＯＳバッ
ファＩｂによって構成されている。
ＭＯ３電界効果トランジヌタＱｐｉ−ＱｎｌとＱｐ２−
Ｑｎ２、定電圧ダイオードＤｚ、およびＣ−ＭＯＳバッ
ファＩｂによって構成されている。
この回路２０の動作を第２図を参照しながら説明すると
、先ず、電源電圧Ｖｄｄ が第１の組のＣ−ＭＯＳ電界
効果トランジスタＱｐｌ−Ｑｎｌのノードを経て定電圧
ダイオードＤｚに加えられる。これにより、Ｖｄｄが該
定電圧ダイオードＤｚの定電圧値よりも高くなると、は
ぼ一定にクランプされた電圧Ｂが該ダイオードの両端に
現われる。このクランプ電圧Ｂは第２の組のＣ−ＭＯ８
電界効果トランジスタＱｐ２− Ｑｎ２の共通ゲートに
印加される。
、先ず、電源電圧Ｖｄｄ が第１の組のＣ−ＭＯＳ電界
効果トランジスタＱｐｌ−Ｑｎｌのノードを経て定電圧
ダイオードＤｚに加えられる。これにより、Ｖｄｄが該
定電圧ダイオードＤｚの定電圧値よりも高くなると、は
ぼ一定にクランプされた電圧Ｂが該ダイオードの両端に
現われる。このクランプ電圧Ｂは第２の組のＣ−ＭＯ８
電界効果トランジスタＱｐ２− Ｑｎ２の共通ゲートに
印加される。
この第２の組のＣ−ＭＯ８電界効果トランジスタＱｐ２
− Ｑｎ２は論理インバータを構成してし・て一定の入
力しき℃・値Ｖｔを有する。この入力しき（・値Ｖｔは
上記電源電圧Ｖｄｄに依存し、第２図に示すように、電
源電圧Ｖｄｄのに応じて高くなる。そして、電源電圧Ｖ
ｄｄが所定のしきり・値ＶＴを越えると、その入力しき
℃・値Ｖｔが上記クランプ電圧Ｂを越え、これにより第
２の組のＣ−ＭＯ８電界効果トランジスタＱｐ２− Ｑ
ｎ２のノードに現われる検出出力電圧Ｂは急激に低下し
て”Ｌ Ｉ＋の論理レベルを取るようになる。この検出
状態はＣ−ＭＯＳバッファＩｂにより反転されて上記Ｃ
−ＭＯ８電界効果トランジスタＱ１〜Ｑｎの各ゲートに
制御電圧Ｃとして印加され、これにより各Ｃ−ＭＯ８電
界効果トランジスタＱ１〜Ｑｎが導通駆動されるように
なる。すなわち、電源電圧Ｖｄｄが所定のしき℃・値Ｖ
Ｔを越えることにより各論理入力端子Ｐ１〜Ｐｎはそれ
ぞれ電源電圧Ｖｄｄ側ある℃・は基準電位側に接続され
て、その論理状態が”Ｈ”あるいはＬ”のいずれか一方
に固定される。このとき、上記しきい値ＶＴが通常の動
作電源電圧の範囲Ｗよりも高（、かつエージングのため
に印加される電源電圧よりも低℃・値に予め設定されて
〜・れば、外部にプルアップ抵抗あるいはプルダウン抵
抗を接続しなくとも、エージング時に自動的に各論理入
力端子Ｐ１〜Ｐｎの論理状態がＨ”。
− Ｑｎ２は論理インバータを構成してし・て一定の入
力しき℃・値Ｖｔを有する。この入力しき（・値Ｖｔは
上記電源電圧Ｖｄｄに依存し、第２図に示すように、電
源電圧Ｖｄｄのに応じて高くなる。そして、電源電圧Ｖ
ｄｄが所定のしきり・値ＶＴを越えると、その入力しき
℃・値Ｖｔが上記クランプ電圧Ｂを越え、これにより第
２の組のＣ−ＭＯ８電界効果トランジスタＱｐ２− Ｑ
ｎ２のノードに現われる検出出力電圧Ｂは急激に低下し
て”Ｌ Ｉ＋の論理レベルを取るようになる。この検出
状態はＣ−ＭＯＳバッファＩｂにより反転されて上記Ｃ
−ＭＯ８電界効果トランジスタＱ１〜Ｑｎの各ゲートに
制御電圧Ｃとして印加され、これにより各Ｃ−ＭＯ８電
界効果トランジスタＱ１〜Ｑｎが導通駆動されるように
なる。すなわち、電源電圧Ｖｄｄが所定のしき℃・値Ｖ
Ｔを越えることにより各論理入力端子Ｐ１〜Ｐｎはそれ
ぞれ電源電圧Ｖｄｄ側ある℃・は基準電位側に接続され
て、その論理状態が”Ｈ”あるいはＬ”のいずれか一方
に固定される。このとき、上記しきい値ＶＴが通常の動
作電源電圧の範囲Ｗよりも高（、かつエージングのため
に印加される電源電圧よりも低℃・値に予め設定されて
〜・れば、外部にプルアップ抵抗あるいはプルダウン抵
抗を接続しなくとも、エージング時に自動的に各論理入
力端子Ｐ１〜Ｐｎの論理状態がＨ”。
Ｌ Ｉ＋の〜・ずれが一方に固定される。そして、エー
ジングが終わって通常の電源電圧で使用される場合は、
上記制御電圧Ｃが発せられないため、上記ＭＯ８電界効
果トランジスタＱ１〜Ｑｎが全て非導通状態になり、こ
れにより各論理入力端子Ｐ１〜Ｐｎは、そのインピーダ
ンス特性などにほとんど影響をうけることなく、正常に
機能することができる。また、エージングを行なうため
の特別な端子を使わなし・ので、通常使用には不要な端
子が出ることもな（・。
ジングが終わって通常の電源電圧で使用される場合は、
上記制御電圧Ｃが発せられないため、上記ＭＯ８電界効
果トランジスタＱ１〜Ｑｎが全て非導通状態になり、こ
れにより各論理入力端子Ｐ１〜Ｐｎは、そのインピーダ
ンス特性などにほとんど影響をうけることなく、正常に
機能することができる。また、エージングを行なうため
の特別な端子を使わなし・ので、通常使用には不要な端
子が出ることもな（・。
なお、上記第１の組のＣ−ＭＯ８電界効果トラン” タ
Ｑｐｌ −Ｑｎｌは、上記定電圧ダイオードＤｚの電圧
依存性を小さくするように機能し、これがな（・と、第
２図の破線で示すように、電源電圧Ｖｄｄの上昇に伴う
クランプ電圧（Ａ）の立上がりが大きくなってしまう。
Ｑｐｌ −Ｑｎｌは、上記定電圧ダイオードＤｚの電圧
依存性を小さくするように機能し、これがな（・と、第
２図の破線で示すように、電源電圧Ｖｄｄの上昇に伴う
クランプ電圧（Ａ）の立上がりが大きくなってしまう。
また、上記定電圧ダイオードＤｚは、例えばＭＯ８電界
効果トランジスタなどによって構成される等価回路でも
よ（゛。
効果トランジスタなどによって構成される等価回路でも
よ（゛。
以上のように、この発明による半導体集積回路装置では
、エージング時に各論理入力端子の論理状態を意識せず
とも、また本来の動作特性に影響を及ぼすことなく、単
にエージングのための電源電圧を印加するだけでもって
各論理入力端子の論理状態を高低いずれか一方に固定す
ることができ、これによりエージングを簡単かつ高能率
に行なうことができる。
、エージング時に各論理入力端子の論理状態を意識せず
とも、また本来の動作特性に影響を及ぼすことなく、単
にエージングのための電源電圧を印加するだけでもって
各論理入力端子の論理状態を高低いずれか一方に固定す
ることができ、これによりエージングを簡単かつ高能率
に行なうことができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはし・うまでもない。例えば、半導体ス
イッチング素子としての上記ＭＯ８電界効果トランジス
タはバイポーラ型トランジヌタであってもよ℃・。
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはし・うまでもない。例えば、半導体ス
イッチング素子としての上記ＭＯ８電界効果トランジス
タはバイポーラ型トランジヌタであってもよ℃・。
以上の説明では主とし１本発明者によってなされた発明
をその背景となった利用分野である論理ケートアレイに
つ℃・て説明したが、それに限定すれるものではなく、
例えば、マイクロプロセノサなどにも適用できる。
をその背景となった利用分野である論理ケートアレイに
つ℃・て説明したが、それに限定すれるものではなく、
例えば、マイクロプロセノサなどにも適用できる。
第１図はこの発明の実施例による半導体集積回路装置の
要部を示す回路図である。 第２図は第１図に示ｌ−た装置の一部分における動作を
示すグラフである。 １０・・・半導体集積回路装置、Ｐ１〜Ｐｎ・・・入力
端子、Ｑ１〜Ｑｎ−ＭＯ８電界効果トランジスタ（半導
体スイッチング素子）、１１〜Ｉ ｎ ＋ Ｉ ｂ・Ｃ
−ＭＯＳバッファ、２０・・・電源電圧検出回路、Ｑｐ
ｌ 、 Ｑｐ２・・・ＰチャンネルＭＯ８電界効果トラ
ンジスタ、Ｑｎｌ 、 Ｑｎ２・・・ＮチャンネルＭＯ
８電界効果トランジスタ、Ｄｚ・・定電圧ダイオード、
Ｖｄｄ・電源電圧、Ａ・・クランプ電圧、Ｂ・・検出電
圧、Ｃ・・・制御電圧、Ｗ・・動作電源電圧範囲、Ｖｔ
・・・Ｃ−ＭＯ３電界効果トランジスタＱｐ２− Ｑｎ
２の入力しきい値、ＶＴ・・検出しき（・値。 第 １ 図 第 ２ 図 力ｌ□
要部を示す回路図である。 第２図は第１図に示ｌ−た装置の一部分における動作を
示すグラフである。 １０・・・半導体集積回路装置、Ｐ１〜Ｐｎ・・・入力
端子、Ｑ１〜Ｑｎ−ＭＯ８電界効果トランジスタ（半導
体スイッチング素子）、１１〜Ｉ ｎ ＋ Ｉ ｂ・Ｃ
−ＭＯＳバッファ、２０・・・電源電圧検出回路、Ｑｐ
ｌ 、 Ｑｐ２・・・ＰチャンネルＭＯ８電界効果トラ
ンジスタ、Ｑｎｌ 、 Ｑｎ２・・・ＮチャンネルＭＯ
８電界効果トランジスタ、Ｄｚ・・定電圧ダイオード、
Ｖｄｄ・電源電圧、Ａ・・クランプ電圧、Ｂ・・検出電
圧、Ｃ・・・制御電圧、Ｗ・・動作電源電圧範囲、Ｖｔ
・・・Ｃ−ＭＯ３電界効果トランジスタＱｐ２− Ｑｎ
２の入力しきい値、ＶＴ・・検出しき（・値。 第 １ 図 第 ２ 図 力ｌ□
Claims (1)
- 【特許請求の範囲】 １、 多数の論理入力端子を有するコンプリメンタリ回
路構成の半導体集積回路装置内にお℃・て、各論理入力
端子を半導体スイッチング素子を介して高低℃・ずれか
一方の論理電位に接続するとともに、該半導体集積回路
装置に外部から印加される電源電圧を検出する電源電圧
検出回路を設け、上記電源電圧が該半導体集積回路装置
の通常の動作電圧よりも高くなったときの該電源電圧検
出回路の検出出力によって上記半導体スイッチング素子
を一括的に導通駆動するようにしたことを特徴とする半
導体集積回路装置。 ２、特許請求の範囲１の装置にお〜・て、上記スイッチ
ング素子はＭＯ８電界効果トランジスタであることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065459A JPS59191935A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065459A JPS59191935A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191935A true JPS59191935A (ja) | 1984-10-31 |
Family
ID=13287733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065459A Pending JPS59191935A (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191935A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916389A (en) * | 1982-12-17 | 1990-04-10 | Hitachi, Ltd. | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
| US5493572A (en) * | 1981-04-17 | 1996-02-20 | Hitachi, Ltd. | Semiconductor integrated circuit with voltage limiter having different output ranges for normal operation and performing of aging tests |
| USRE35313E (en) * | 1981-04-17 | 1996-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
| US5566185A (en) * | 1982-04-14 | 1996-10-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
-
1983
- 1983-04-15 JP JP58065459A patent/JPS59191935A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493572A (en) * | 1981-04-17 | 1996-02-20 | Hitachi, Ltd. | Semiconductor integrated circuit with voltage limiter having different output ranges for normal operation and performing of aging tests |
| USRE35313E (en) * | 1981-04-17 | 1996-08-13 | Hitachi, Ltd. | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
| US5566185A (en) * | 1982-04-14 | 1996-10-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US4916389A (en) * | 1982-12-17 | 1990-04-10 | Hitachi, Ltd. | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
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