JPS6340373A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
- Publication number
- JPS6340373A JPS6340373A JP18407886A JP18407886A JPS6340373A JP S6340373 A JPS6340373 A JP S6340373A JP 18407886 A JP18407886 A JP 18407886A JP 18407886 A JP18407886 A JP 18407886A JP S6340373 A JPS6340373 A JP S6340373A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- input protection
- semiconductor device
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000001681 protective effect Effects 0.000 title 1
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 229920006395 saturated elastomer Polymers 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の入力保護回路に関するものであ
り、更に詳述するならば、応答速度を改善した入力保護
回路に関するものである。
り、更に詳述するならば、応答速度を改善した入力保護
回路に関するものである。
従来の技術
半導体装置は、低い電圧で動作するようになされている
ため゛、過大な電圧などが作用すると破壊されてしまう
。そのため、半導体装置の入力回路に保護回路が設けら
れている。
ため゛、過大な電圧などが作用すると破壊されてしまう
。そのため、半導体装置の入力回路に保護回路が設けら
れている。
第２図に、半導体装置、特にＭＯＳ型の半導体集積回路
のための入力保護回路の典型例を示す。
のための入力保護回路の典型例を示す。
第２図に示すように、入力保護回路は、入力端子１０に
一端が接続され他端が半導体装置の入力回路１２に接続
される入力保護抵抗１４を有している。
一端が接続され他端が半導体装置の入力回路１２に接続
される入力保護抵抗１４を有している。
その入力保護抵抗１４の他端には、プルダウンダイオー
ド１６のカソードが接続され、そのプルダウンダイオー
ド１６のアノードは接地されている。更に、入力保護抵
抗１４の他端には、プルアップダイオード１８のアノー
ドが接続され、そのプルアップダイオード１８のカソー
ドは電源電圧Ｖｓｓに接続されている。
ド１６のカソードが接続され、そのプルダウンダイオー
ド１６のアノードは接地されている。更に、入力保護抵
抗１４の他端には、プルアップダイオード１８のアノー
ドが接続され、そのプルアップダイオード１８のカソー
ドは電源電圧Ｖｓｓに接続されている。
このような入力保護回路において、入力端子１０に過大
な電圧が印加されると、その電流はまず人力保護抵抗１
４により制限される。そして、その電圧が、ダイオード
１６の降伏電圧より大きい場合には、そのダイオード１
６が短絡して、過剰電流をアースに逃がし、一方、その
電圧が電源電圧Ｖｓｓの電圧より正側に大きい場合には
、ダイオード１８を介して逃がされる。その結果、入力
回路１２には過大な電圧は印加されない。
な電圧が印加されると、その電流はまず人力保護抵抗１
４により制限される。そして、その電圧が、ダイオード
１６の降伏電圧より大きい場合には、そのダイオード１
６が短絡して、過剰電流をアースに逃がし、一方、その
電圧が電源電圧Ｖｓｓの電圧より正側に大きい場合には
、ダイオード１８を介して逃がされる。その結果、入力
回路１２には過大な電圧は印加されない。
発明が解決しようとする問題点
以上のような入力保護回路において、プルダウンダイオ
ード１６及びプルアップダイオード１８は、非導通状態
にあるときにはコンデンサとして機能する。更に、保護
すべき入力回路１２は、入力容量を有している。従って
、それら容量成分Ｃと、人力保護抵抗１４の抵抗Ｒとで
時定数回路（τ＝ＲＣ）が構成される。
ード１６及びプルアップダイオード１８は、非導通状態
にあるときにはコンデンサとして機能する。更に、保護
すべき入力回路１２は、入力容量を有している。従って
、それら容量成分Ｃと、人力保護抵抗１４の抵抗Ｒとで
時定数回路（τ＝ＲＣ）が構成される。
従って、そのような入力保護回路を介してパルス信号が
印加されると、その時定数回路のためにパルスの立ち上
がり及びパルスの立ち下がりが遅れる。そして、そのパ
ルスの遅延は、上記した時定数τ＝ＲＣに比例して大き
くなる。また、時定数が同じであっても、入力されるパ
ルス信号の繰返し周波数が高くなると、パルスの立ち上
がり及びパルスの立ち下がりの遅れは、パルスを歪ませ
、極端な場合にはパルスを弁別不能まで歪ませることに
なる。
印加されると、その時定数回路のためにパルスの立ち上
がり及びパルスの立ち下がりが遅れる。そして、そのパ
ルスの遅延は、上記した時定数τ＝ＲＣに比例して大き
くなる。また、時定数が同じであっても、入力されるパ
ルス信号の繰返し周波数が高くなると、パルスの立ち上
がり及びパルスの立ち下がりの遅れは、パルスを歪ませ
、極端な場合にはパルスを弁別不能まで歪ませることに
なる。
それ故、保護すべき回路が、通信回路に使用されている
回路などの場合、上記したような従来の入力保護回路は
高速伝送の妨げとなる。
回路などの場合、上記したような従来の入力保護回路は
高速伝送の妨げとなる。
そこで、本発明は、上記した問題を解決した半導体装置
の入力保護回路を提供せんとするものである。
の入力保護回路を提供せんとするものである。
詳述するならば、本発明は、人力信号の遅れが少ない半
導体装置の入力保護回路を提供せんとするものである。
導体装置の入力保護回路を提供せんとするものである。
問題点を解決するための手段
すなわち、本発明によるならば、入力端子に一端が接続
された入力保護抵抗性素子と、該入力保護抵抗性素子の
他端に接続されたクランプ素子とを具備してなる半導体
装置の入力保護回路において、前記入力保護抵抗性素子
は、低インピーダンスの定電流制限素子で構成される。
された入力保護抵抗性素子と、該入力保護抵抗性素子の
他端に接続されたクランプ素子とを具備してなる半導体
装置の入力保護回路において、前記入力保護抵抗性素子
は、低インピーダンスの定電流制限素子で構成される。
本発明による半導体装置の入力保護回路の１実施例では
、前記定電流制限素子は、エンハンスメント型ＭＯＳＦ
ＥＴであり、そのドレイン−ソース間電流路が、前記入
力端子と前記クランプ素子との間に接続され、ゲートが
バイアス源に接続さ。
、前記定電流制限素子は、エンハンスメント型ＭＯＳＦ
ＥＴであり、そのドレイン−ソース間電流路が、前記入
力端子と前記クランプ素子との間に接続され、ゲートが
バイアス源に接続さ。
れる。そして、前記クランプ素子は、ダイオード、また
はダイオード形式に接続されたＭＯＳＦＥＴで構成され
る。
はダイオード形式に接続されたＭＯＳＦＥＴで構成され
る。
作用
上記した本発明による半導体装置の入力保護回路におい
ては、入力保護抵抗性素子として、低インピーダンスの
定電流制限素子が使用されている。
ては、入力保護抵抗性素子として、低インピーダンスの
定電流制限素子が使用されている。
電流制限素子は、その機能として過大な電流を阻止する
ので、過大な電圧が作用しても、大きな電流が流れるこ
とを阻止して、入力回路を保護することができる。一方
、上記した定電流制限素子の抵抗成分は小さいので、保
護すべき入力回路の入力容量及び／又はクランプ素子の
容量成分と時定数回路が構成されても、その時定数は小
さい。従って、人力信号の遅延は少なく、高い応答速度
が要求される回易や、高い伝送速度の信号を扱う通信回
路に使用しても、それぞれの回路の特性を劣化させるこ
となく保護することができる。
ので、過大な電圧が作用しても、大きな電流が流れるこ
とを阻止して、入力回路を保護することができる。一方
、上記した定電流制限素子の抵抗成分は小さいので、保
護すべき入力回路の入力容量及び／又はクランプ素子の
容量成分と時定数回路が構成されても、その時定数は小
さい。従って、人力信号の遅延は少なく、高い応答速度
が要求される回易や、高い伝送速度の信号を扱う通信回
路に使用しても、それぞれの回路の特性を劣化させるこ
となく保護することができる。
実施例
以下、添付図面を参照して本発明による半導体装置の入
力保護回路の実施例を説明する。
力保護回路の実施例を説明する。
第１図は、本発明を実施した入力保護回路の１実施例の
回路図である。
回路図である。
本発明の入力保護回路は、第１図に示すように、入力端
子２０にドレインが接続されたエンハンスメント型ｎチ
ャネルＭＯＳＦＥＴ２４を有している。
子２０にドレインが接続されたエンハンスメント型ｎチ
ャネルＭＯＳＦＥＴ２４を有している。
そのＭＯＳＦＥＴ２４のソースは、ノード２６を介して
半導体装置の入力回路２２に接続されている。更に、Ｍ
ＯＳＦＥＴ２４のゲートは、抵抗２８及び３０からなり
電源電圧■。、とアースとの間に接続された分圧回路の
中間ノードに接続されている。そして、ＭＯＳＦＥＴ２
４のソースすなわちノード２６は、クランプ素子３２を
介して電源電圧Ｖｓｓに接続され、クランプ素子３４を
介して接地されている。
半導体装置の入力回路２２に接続されている。更に、Ｍ
ＯＳＦＥＴ２４のゲートは、抵抗２８及び３０からなり
電源電圧■。、とアースとの間に接続された分圧回路の
中間ノードに接続されている。そして、ＭＯＳＦＥＴ２
４のソースすなわちノード２６は、クランプ素子３２を
介して電源電圧Ｖｓｓに接続され、クランプ素子３４を
介して接地されている。
以上の構成において、抵抗２８及び３０は、ポリシリコ
ンまたは拡散抵抗により、半導体基板上に容易に実現で
きる。また、クランプ素子３２及び３４は、画素子の特
性を合成した特性が第３図のグラフに示すような特性と
なるような素子である。すなわち、ノード２６の電圧が
所定の電圧範囲（士数ボルト）にある場合には無限大の
抵抗を有して電流は流れず、その範囲を越えると、抵抗
値がほぼ零となり電流を流す。このような特性を有する
素子としては、第４図（ａ）に示すようなダイオードを
使用することができる。その場合、２ランプ素子３２と
しては、ダイオードのアノードをノード２６に接続し、
カソードを電源電圧Ｖｓｓに接続する。また、クランプ
素子３４としては、ダイオードのカソードをノード２６
に接続し、アノードをアースに接続する。また、クラン
プ素子として、第４図ら〕に示すように、ダイオード形
式に接続したエンハンスメント型ＭＯＳＦＥＴを使用す
ることができる。そのＭＯＳＦＥＴがｎチャネルの場合
、ゲートとドレインを共通接続した側が、ダイオードの
カソード側に相当す°る。
ンまたは拡散抵抗により、半導体基板上に容易に実現で
きる。また、クランプ素子３２及び３４は、画素子の特
性を合成した特性が第３図のグラフに示すような特性と
なるような素子である。すなわち、ノード２６の電圧が
所定の電圧範囲（士数ボルト）にある場合には無限大の
抵抗を有して電流は流れず、その範囲を越えると、抵抗
値がほぼ零となり電流を流す。このような特性を有する
素子としては、第４図（ａ）に示すようなダイオードを
使用することができる。その場合、２ランプ素子３２と
しては、ダイオードのアノードをノード２６に接続し、
カソードを電源電圧Ｖｓｓに接続する。また、クランプ
素子３４としては、ダイオードのカソードをノード２６
に接続し、アノードをアースに接続する。また、クラン
プ素子として、第４図ら〕に示すように、ダイオード形
式に接続したエンハンスメント型ＭＯＳＦＥＴを使用す
ることができる。そのＭＯＳＦＥＴがｎチャネルの場合
、ゲートとドレインを共通接続した側が、ダイオードの
カソード側に相当す°る。
以上のような構成の入力保護回路において、ＭＯＳＦＥ
Ｔ２４は、そのゲートが分圧回路により所定の電圧にバ
イアスされているので、そのドレイン−ソース間電流は
、そのバイアス電圧に見合う値で飽和する。すなわち、
ＭＯＳＦＥＴ２４は、電流制限素子として機能する。従
って、保護すべき高電圧（例えば数ｖ以上）に対して制
限電流値を設定した場合、その高電圧以下の信号が人力
される限りは、はぼ無抵抗の素子として振る舞い、制限
電流以上の信号が人力された場合には電流制限素子すな
わち大きな抵抗として動作する。即ち、異常電圧が印加
されない正常動作時には、ＭＯＳＦＥＴは極めて小さな
抵抗素子として機能するので、入力回路やクランプ素子
による容量との時定数は非常に小さく、従来の抵抗を使
用した入力保護回路に比較して、入力パルスの遅延と小
さい。
Ｔ２４は、そのゲートが分圧回路により所定の電圧にバ
イアスされているので、そのドレイン−ソース間電流は
、そのバイアス電圧に見合う値で飽和する。すなわち、
ＭＯＳＦＥＴ２４は、電流制限素子として機能する。従
って、保護すべき高電圧（例えば数ｖ以上）に対して制
限電流値を設定した場合、その高電圧以下の信号が人力
される限りは、はぼ無抵抗の素子として振る舞い、制限
電流以上の信号が人力された場合には電流制限素子すな
わち大きな抵抗として動作する。即ち、異常電圧が印加
されない正常動作時には、ＭＯＳＦＥＴは極めて小さな
抵抗素子として機能するので、入力回路やクランプ素子
による容量との時定数は非常に小さく、従来の抵抗を使
用した入力保護回路に比較して、入力パルスの遅延と小
さい。
それ故、高い応答速度が要求される回路や、高い伝送速
度の信号を扱う通信回路に使用しても、それぞれの回路
の特性を劣化させることなく保護することができる。
度の信号を扱う通信回路に使用しても、それぞれの回路
の特性を劣化させることなく保護することができる。
更に、ＭＯＳＦＥＴ２４は、エンハンスメント型である
ので、ゲートバイアスがなくなると、カットオフとなり
、電流を完全に遮断する。それ故、保存時、電源が切ら
れた場合、大きな保護機能を発揮する。
ので、ゲートバイアスがなくなると、カットオフとなり
、電流を完全に遮断する。それ故、保存時、電源が切ら
れた場合、大きな保護機能を発揮する。
また、上記した入力保護回路をＣＭＯ３集積回路に適用
した場合、新たに特性の異なる素子を追加せず実現でき
る。すなわち、ＣＭ ＯＳ集積回路は、エンハンスメン
ト型ＭＯＳＦＥＴで構成されているので、入力保護回路
のＭＯＳＦＥＴ２４としてそのエンハンスメント型ＭＯ
ＳＦＥＴを利用して構成することができる。従って、デ
イプレッション型ＭＯＳＦＥＴを新たに設ける必要がな
いので、製造プロセスを増加する必要がない。
した場合、新たに特性の異なる素子を追加せず実現でき
る。すなわち、ＣＭ ＯＳ集積回路は、エンハンスメン
ト型ＭＯＳＦＥＴで構成されているので、入力保護回路
のＭＯＳＦＥＴ２４としてそのエンハンスメント型ＭＯ
ＳＦＥＴを利用して構成することができる。従って、デ
イプレッション型ＭＯＳＦＥＴを新たに設ける必要がな
いので、製造プロセスを増加する必要がない。
第５図は、第１図に示す入力保護回路を具体化した半導
体装置の入力保護回路部分のレイアウトパターン図であ
る。
体装置の入力保護回路部分のレイアウトパターン図であ
る。
第１図に示す入力保護回路の入力端子２０は、第５図に
示すように、ワイヤボンデングパッド３８であり、ワイ
ヤボンデングパッド３８から延びるり−ド４０は、ｐ拡
散領域４２の一端に設けられたｎ＋ ドレイン領域にオ
ーミック接触している。そして、そのｐ拡散領域４２の
他端に設けられたｎ゛ソース領域は、リード４４が１−
ミック接触されている。
示すように、ワイヤボンデングパッド３８であり、ワイ
ヤボンデングパッド３８から延びるり−ド４０は、ｐ拡
散領域４２の一端に設けられたｎ＋ ドレイン領域にオ
ーミック接触している。そして、そのｐ拡散領域４２の
他端に設けられたｎ゛ソース領域は、リード４４が１−
ミック接触されている。
更に、それらドレイン領域とソース領域のｐ拡散領域４
２上にゲート絶縁膜４６を介してゲート電極４８が形成
されている。かくして、それら領域とゲー上電極により
ＭＯＳＦＥＴ２４が構成される。そのゲート電極４８は
、そめレイアウトパターンの図示を省略した分圧抵抗２
８及び３０の中間ノードに接続されている。
２上にゲート絶縁膜４６を介してゲート電極４８が形成
されている。かくして、それら領域とゲー上電極により
ＭＯＳＦＥＴ２４が構成される。そのゲート電極４８は
、そめレイアウトパターンの図示を省略した分圧抵抗２
８及び３０の中間ノードに接続されている。
また、そのリード４４の途中は、接地されているｐ゛拡
散領域５０の中に形成されたｎ゛拡散領域５２にオ′−
ミック接触している。このｐ゛拡散領域５０とｎ゛拡散
領域５２とが、クランプ素子３４としてのプルダウンダ
イオードを構成している。更に、図示していないが、図
面においてｐ＋拡散領域５０の右側にクランプ素子３２
としてのプルアップダイオードが、リード４４に接続さ
れるようにしてプルダウンダイオードと同様に設けられ
る。
散領域５０の中に形成されたｎ゛拡散領域５２にオ′−
ミック接触している。このｐ゛拡散領域５０とｎ゛拡散
領域５２とが、クランプ素子３４としてのプルダウンダ
イオードを構成している。更に、図示していないが、図
面においてｐ＋拡散領域５０の右側にクランプ素子３２
としてのプルアップダイオードが、リード４４に接続さ
れるようにしてプルダウンダイオードと同様に設けられ
る。
更に、ｐ拡散領域４２は、ｎ−拡散領域５４上に形成さ
れており、そのｎ−拡散領域５４は、電源電圧に接続さ
れたｎ゛拡散領域５６の中に形成されている。かくして
、そのｎ＋拡散領域５６を逆バイアスすることにより、
ｐ拡散領域４２は基板から分離される。
れており、そのｎ−拡散領域５４は、電源電圧に接続さ
れたｎ゛拡散領域５６の中に形成されている。かくして
、そのｎ＋拡散領域５６を逆バイアスすることにより、
ｐ拡散領域４２は基板から分離される。
発明の効果
以上の説明から明らかなように、本発明による半導体装
置の入力保護回路によれば、正常動作時の電流制限素子
のインピーダンスが低いので、入力回路に入力部にでき
る時定数回路の時定数が小さく、信号の遅延が小さい。
置の入力保護回路によれば、正常動作時の電流制限素子
のインピーダンスが低いので、入力回路に入力部にでき
る時定数回路の時定数が小さく、信号の遅延が小さい。
それ故、本発明による入力保護回路を、高速動作を損な
うことがなく、高速動作が要求される回路の人力保護に
適用することができる。
うことがなく、高速動作が要求される回路の人力保護に
適用することができる。
第１図は、本発明を実施した半導体装置の入力保護回路
の回゛路図、 第２図は、従来の半導体装置の入力保護回路の回路図、 第３図は、第１図に示す入力保護回路に使用されるクラ
ンプ素子の特性を示すグラフ、第４図（ａ）および（ｂ
）は、第１図に示す入力保護回路に使用されるクランプ
素子の例を示す図、第５図は、第１図に示す入力保護回
路を具体化した半導体装置の入力保護回路部分のレイア
ウトパターン図である。□ （主な参照番号〕 １０．２０・・入力端子 １２．２２・・入力回路 １４・・人力保護抵抗 １６・・プルダウンダイオード １８・・プルアップダイオード １８・・ワイヤボンデングパッド ２４・・ＭＯＳＦＥＴ ｚ８・３０・・抵抗 ３２．３４・・クランプ素子
の回゛路図、 第２図は、従来の半導体装置の入力保護回路の回路図、 第３図は、第１図に示す入力保護回路に使用されるクラ
ンプ素子の特性を示すグラフ、第４図（ａ）および（ｂ
）は、第１図に示す入力保護回路に使用されるクランプ
素子の例を示す図、第５図は、第１図に示す入力保護回
路を具体化した半導体装置の入力保護回路部分のレイア
ウトパターン図である。□ （主な参照番号〕 １０．２０・・入力端子 １２．２２・・入力回路 １４・・人力保護抵抗 １６・・プルダウンダイオード １８・・プルアップダイオード １８・・ワイヤボンデングパッド ２４・・ＭＯＳＦＥＴ ｚ８・３０・・抵抗 ３２．３４・・クランプ素子
Claims (3)
- （１）入力端子に一端が接続された入力保護抵抗性素子
と、該入力保護抵抗性素子の他端に接続されたクランプ
素子とを具備してなる半導体装置の入力保護回路におい
て、前記入力保護抵抗性素子は、低インピーダンスの定
電流制限素子であることを特徴とする半導体装置の入力
保護回路。 - （２）前記定電流制限素子は、エンハンスメント型ＭＯ
ＳＦＥＴであり、そのドレイン−ソース間電流路が、前
記入力端子と前記クランプ素子との間に接続され、ゲー
トがバイアス源に接続されていることを特徴とする特許
請求の範囲第（１）項記載の半導体装置の入力保護回路
。 - （３）前記クランプ素子は、ダイオード、またはダイオ
ード形式に接続されたＭＯＳＦＥＴであることを特徴と
する特許請求の範囲第（１）項または第（２）項記載の
半導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18407886A JPS6340373A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18407886A JPS6340373A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340373A true JPS6340373A (ja) | 1988-02-20 |
Family
ID=16147004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18407886A Pending JPS6340373A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244607A (ja) * | 2007-03-26 | 2008-10-09 | Sumitomo Electric Ind Ltd | 光データリンク |
| JP2016006862A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
-
1986
- 1986-08-05 JP JP18407886A patent/JPS6340373A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244607A (ja) * | 2007-03-26 | 2008-10-09 | Sumitomo Electric Ind Ltd | 光データリンク |
| US8036535B2 (en) | 2007-03-26 | 2011-10-11 | Sumitomo Electric Industries, Ltd. | Pluggable optical transceiver with command line pulled up to external power supply |
| JP2016006862A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5173755A (en) | Capacitively induced electrostatic discharge protection circuit | |
| US4086642A (en) | Protective circuit and device for metal-oxide-semiconductor field effect transistor and method for fabricating the device | |
| US3636385A (en) | Protection circuit | |
| EP0055552A2 (en) | Input protection circuit for an MIS transistor | |
| EP0215493B1 (en) | Protected mos transistor circuit | |
| KR0174235B1 (ko) | P 채널 mis 트랜지스터로 구현된 부하 저항을 갖는 입력 보호 회로 | |
| US5821797A (en) | Protection circuit for semiconductor devices | |
| CA1083667A (en) | Two terminal circuitry for voltage limitation | |
| US4862241A (en) | Semiconductor integrated circuit device | |
| US5710452A (en) | Semiconductor device having electrostatic breakdown protection circuit | |
| JPS6340373A (ja) | 半導体装置の入力保護回路 | |
| US4922316A (en) | Infant protection device | |
| JPS592358A (ja) | 半導体回路の保護回路 | |
| JPS58162065A (ja) | ゲ−ト保護回路 | |
| US4323792A (en) | Two terminal circuitry for voltage limitation | |
| KR100554328B1 (ko) | 반도체 장치 | |
| US4509068A (en) | Thyristor with controllable emitter short circuits and trigger amplification | |
| JPH06177662A (ja) | 入出力保護回路 | |
| JPH05291511A (ja) | 半導体集積回路 | |
| JPS622704B2 (ja) | ||
| JPH0677505A (ja) | ２端子サージ防護素子及び多線防護方法 | |
| JP2509300B2 (ja) | 半導体装置の入力回路 | |
| JPS57211273A (en) | Semiconductor integrated circuit device | |
| JPS6015338Y2 (ja) | 半導体装置 | |
| JP3404317B2 (ja) | 半導体リレー回路 |