JPS6015338Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6015338Y2 JPS6015338Y2 JP17755877U JP17755877U JPS6015338Y2 JP S6015338 Y2 JPS6015338 Y2 JP S6015338Y2 JP 17755877 U JP17755877 U JP 17755877U JP 17755877 U JP17755877 U JP 17755877U JP S6015338 Y2 JPS6015338 Y2 JP S6015338Y2
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- JP
- Japan
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- region
- conductivity type
- type
- semiconductor device
- resistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体装置に関しとくに半導体集積回路の入力
回路を保護する保護素子構造に関する。
回路を保護する保護素子構造に関する。
半導体装置の入力回路は一般的に耐圧が低い。
とくにＭＯ３型半導体装置の入力回路は、ゲート電極と
ソース電極間に１０００ （λ〕あるいはそれ以下の薄
い絶縁膜が介在しているだけであるので、静電気のよう
に高い電圧のノイズが混入すると、絶縁膜はたちまち破
壊されてしまう。
ソース電極間に１０００ （λ〕あるいはそれ以下の薄
い絶縁膜が介在しているだけであるので、静電気のよう
に高い電圧のノイズが混入すると、絶縁膜はたちまち破
壊されてしまう。
そのため、入力回路には普通保護回路が設けられている
。
。
第１図はその断面図、第２図はその回路図であり、図中
、１′はＮ型シリコン半導体基板、２′はＰ型の抵抗領
域、３′は入力端子、４′はＭＯ３回路の入力端子に接
続する出力端子である。
、１′はＮ型シリコン半導体基板、２′はＰ型の抵抗領
域、３′は入力端子、４′はＭＯ３回路の入力端子に接
続する出力端子である。
この回路は、Ｐ型の抵抗領域２′が第２図における抵抗
Ｒとなり、またＰ型の抵抗領域２′とＮ型シリコン半導
体基板１′間に形威されたＰＮ接合により保護ダイオー
ドＤを形威している。
Ｒとなり、またＰ型の抵抗領域２′とＮ型シリコン半導
体基板１′間に形威されたＰＮ接合により保護ダイオー
ドＤを形威している。
一般的に静電気は高電圧・低電流という性質を持ってお
り、このため保護用ダイオードは低逆耐電圧、抵抗は高
抵抗という構成をとるのが望ましいが、半導体装置を通
常動作させるには高逆耐電圧、低抵抗という構成が望ま
しく、保護回路に対する要求性能は互いに反するもので
ある。
り、このため保護用ダイオードは低逆耐電圧、抵抗は高
抵抗という構成をとるのが望ましいが、半導体装置を通
常動作させるには高逆耐電圧、低抵抗という構成が望ま
しく、保護回路に対する要求性能は互いに反するもので
ある。
従って、従来の保護回路は両者の妥協点で製作されてい
る。
る。
本考案は上述の如き従来の欠点を改善する新しい考案で
あり、その目的は通常動作時には高逆耐圧、低抵抗特性
を有して半導体装置の動作に全く影響を与えず、過電圧
、入力信号が半導体装置の入力回路に加えられたときに
は、低逆耐圧、高抵抗特性となってこれを完全にブロッ
クして半導体装置を破壊から護ることができるような保
護回路を提供することにある。
あり、その目的は通常動作時には高逆耐圧、低抵抗特性
を有して半導体装置の動作に全く影響を与えず、過電圧
、入力信号が半導体装置の入力回路に加えられたときに
は、低逆耐圧、高抵抗特性となってこれを完全にブロッ
クして半導体装置を破壊から護ることができるような保
護回路を提供することにある。
その目的を達成せしめるため、本考案の半導体装置は、
−導電型の半導体基板上に抵抗となる反対導電型領域を
形威し、該反対導電型領域両端に出入力電極を設けてな
る保護抵抗素子を有する半導体装置において、前記抵抗
となる反対導電型の領域の中にこの領域よりも不純物濃
度が高くかつフローティング状態におかれた一導電型領
域を設けるとともに、抵抗となる反対導電型の領域より
も不純物濃度の高い反対導電型領域をフローティング状
態におかれた一導電型の領域に接して設けてなることを
特徴とするもので、以下実施例をあげて詳細に説明する
。
−導電型の半導体基板上に抵抗となる反対導電型領域を
形威し、該反対導電型領域両端に出入力電極を設けてな
る保護抵抗素子を有する半導体装置において、前記抵抗
となる反対導電型の領域の中にこの領域よりも不純物濃
度が高くかつフローティング状態におかれた一導電型領
域を設けるとともに、抵抗となる反対導電型の領域より
も不純物濃度の高い反対導電型領域をフローティング状
態におかれた一導電型の領域に接して設けてなることを
特徴とするもので、以下実施例をあげて詳細に説明する
。
第３図は、本考案に係る保護装置を、シリコン半導体基
板に形成した状態を示す正面図であり、第４図は第３図
Ａ−Ａ’線に沿って切断した断面図である。
板に形成した状態を示す正面図であり、第４図は第３図
Ａ−Ａ’線に沿って切断した断面図である。
図中１はＮ型のシリコン半導体基板で、図示していない
が、他の部分に多数の半導体素子が組み込まれている。
が、他の部分に多数の半導体素子が組み込まれている。
２は前記シリコン半導体基板１の表面に形成されたＰ型
領域で、保護用抵抗体を構成する部分である、なお、こ
のＰ空領域２は相補型ＭＯ３半導体装置中に構成する場
合には、該相補型ＭＯ３半導体装置に形成される島領域
（ｐ−ｗｅｌｌ）を形成する工程において同時に形成す
ると都合がよい。
領域で、保護用抵抗体を構成する部分である、なお、こ
のＰ空領域２は相補型ＭＯ３半導体装置中に構成する場
合には、該相補型ＭＯ３半導体装置に形成される島領域
（ｐ−ｗｅｌｌ）を形成する工程において同時に形成す
ると都合がよい。
また３は入力回路配線層、４は該入力回路配線層３とＰ
空領域２とが抵抗性（オーミック）接触を保っている電
極窓、５は出力回路配線層、６は出力回路配線層５とＰ
空領域２とがオーミックな接触を保っている電極窓、７
および８はＰ空領域２の横縁に、シリコン半導体基板１
とＰ空領域２にまたがって設けられたＮ＋型領領域ある
。
空領域２とが抵抗性（オーミック）接触を保っている電
極窓、５は出力回路配線層、６は出力回路配線層５とＰ
空領域２とがオーミックな接触を保っている電極窓、７
および８はＰ空領域２の横縁に、シリコン半導体基板１
とＰ空領域２にまたがって設けられたＮ＋型領領域ある
。
９はＰ空領域２の中に設けられたＮ＋型領領域ある。
１０はＮ＋型領領域９一面の一部にこれと接して設けら
れたＰ＋型領域である。
れたＰ＋型領域である。
また１１は半導体基板の表面を覆う二酸化シリコン（Ｓ
ｉｎ２）からなる絶縁膜である。
ｉｎ２）からなる絶縁膜である。
次に本考案の動作について説明する。
通常の動作時では、入力回路配線３にはシリコン半導体
基板１に対してマイナスの信号が加えられ、その信号は
電極窓４からＰ空領域２を通り、電極窓６から出力回路
配線５を通って図示していない半導体装置の入力回路に
加えられる。
基板１に対してマイナスの信号が加えられ、その信号は
電極窓４からＰ空領域２を通り、電極窓６から出力回路
配線５を通って図示していない半導体装置の入力回路に
加えられる。
この信号電圧は小さいものであるから、Ｎ＋型領領域７
よび８とＰ空領域２との間のＰＮ接合間に形成される空
乏層の広がりは小さい。
よび８とＰ空領域２との間のＰＮ接合間に形成される空
乏層の広がりは小さい。
また、Ｎ＋型領領域９フローティング状態にあるため、
この領域とＰ＋型領域１０あるいはＰ空領域２とのＰＮ
接合間に形成される空乏層の広がりも小さい。
この領域とＰ＋型領域１０あるいはＰ空領域２とのＰＮ
接合間に形成される空乏層の広がりも小さい。
このため、Ｐ空領域２の有効断面積は大きく、入力回路
に直列に挿入される抵抗値は小さい。
に直列に挿入される抵抗値は小さい。
ところが、入力回路配線３に負の高電圧のノイズが混入
すると、Ｐ空領域２は逆方向へバイアスされる状態とな
りＮ＋型領領域７よび８とＰ空領域２との間のＰＮ接合
間に形成される空乏層の広がり、特にＰ空領域２内の空
乏層は大きくなる。
すると、Ｐ空領域２は逆方向へバイアスされる状態とな
りＮ＋型領領域７よび８とＰ空領域２との間のＰＮ接合
間に形成される空乏層の広がり、特にＰ空領域２内の空
乏層は大きくなる。
このため、Ｐ空領域２の有効断面積はせばめられ、入力
回路に挿入される直列抵抗は大きくなる。
回路に挿入される直列抵抗は大きくなる。
さらにノイズの（負）電圧が大きくなると、Ｐ空領域２
内の空乏層がさらに広がって、Ｎ＋型領領域９Ｐ空領域
２間に形成された空乏層とＮ＋型領領域７び８とＰ空領
域２との間に形成された空乏層とが接触して、Ｎ＋型領
領域９Ｎ＋型領領域７８とがパンチスルーを起してこれ
らは接続される。
内の空乏層がさらに広がって、Ｎ＋型領領域９Ｐ空領域
２間に形成された空乏層とＮ＋型領領域７び８とＰ空領
域２との間に形成された空乏層とが接触して、Ｎ＋型領
領域９Ｎ＋型領領域７８とがパンチスルーを起してこれ
らは接続される。
このため、入力回路配線３に加えられた高電圧はＮ＋型
領領域９Ｐ＋型領域１０間のＰＭ接合にかかる。
領領域９Ｐ＋型領域１０間のＰＭ接合にかかる。
Ｎ＋型領領域９Ｐ＋型領域１０はともに不純物濃度が他
の部分よりも濃いため、空乏層の広がりは小さい。
の部分よりも濃いため、空乏層の広がりは小さい。
したがって、逆耐圧は小さいためこの接合はブレークダ
ウンを起し、入力回路配線３に加えられたノイズはこの
ＰＭ接合を通して放電され、出力回路配線５に達しない
。
ウンを起し、入力回路配線３に加えられたノイズはこの
ＰＭ接合を通して放電され、出力回路配線５に達しない
。
しかも、この状態ではＰ空領域２内の空乏層は、第４図
におけるほぼ全域に広がっているため、入力回路配線と
出力回路配線との間に直列に挿入される抵抗が大きく入
力配線回路３と出力配線回路５間は完全にしゃ断される
。
におけるほぼ全域に広がっているため、入力回路配線と
出力回路配線との間に直列に挿入される抵抗が大きく入
力配線回路３と出力配線回路５間は完全にしゃ断される
。
第５図は、本考案の他の実施例を示す断面図であり同図
中１２はゲート電極で、Ｎ＋型領領域８９の間のＰ空領
域２上に酸化膜１３を介して設けられており、一端は電
極窓１４を通してＮ＋型領領域８接続されている。
中１２はゲート電極で、Ｎ＋型領領域８９の間のＰ空領
域２上に酸化膜１３を介して設けられており、一端は電
極窓１４を通してＮ＋型領領域８接続されている。
１５は同じくゲート電極で、Ｎ＋型領領域７９の間のＰ
空領域２上に酸化膜１３を介して設けられており、一端
は電極窓１６を通してＮ＋型領領域７接続される。
空領域２上に酸化膜１３を介して設けられており、一端
は電極窓１６を通してＮ＋型領領域７接続される。
この実施例において、入力回路配線３に加わる入力ノイ
ズが、所定の値（しきい値）を起えると、ゲート電極１
２．１３下のＰ型領域２表面に反転層によるチャンネル
が形成されてＮ＋型領領域９Ｎ＋型領領域７よび８と導
通する。
ズが、所定の値（しきい値）を起えると、ゲート電極１
２．１３下のＰ型領域２表面に反転層によるチャンネル
が形成されてＮ＋型領領域９Ｎ＋型領領域７よび８と導
通する。
このため、Ｎ＋型領領域９Ｐ＋型領域１０間のダイオー
ドはブレークダウンを起してノイズはＮ型のシリコン半
導体基板１に流れ去る。
ドはブレークダウンを起してノイズはＮ型のシリコン半
導体基板１に流れ去る。
以上詳細に説明したように、本考案に係る保護回路は、
通常の動作時には、半導体装置の入力回路に直列に挿入
される抵抗の抵抗値が低いため、半導体装置の入力回路
に何ら負担を掛けることがない。
通常の動作時には、半導体装置の入力回路に直列に挿入
される抵抗の抵抗値が低いため、半導体装置の入力回路
に何ら負担を掛けることがない。
また、入力信号中に高電圧のノイズが混入したときには
ただちに直列抵抗が大きくなってノイズを半導体装置の
入力回路に入るのを阻止するとともにダイオードをブレ
ークダウンさせてノイズを逃す。
ただちに直列抵抗が大きくなってノイズを半導体装置の
入力回路に入るのを阻止するとともにダイオードをブレ
ークダウンさせてノイズを逃す。
したがって半導体装置はノイズによる破壊から完全に護
られる。
られる。
第１図は従来装置の断面図、第２図は従来装置の回路図
、第３図は本考案の一実施例を示す正面図、第４図は第
３図Ａ−Ａ’線に沿って切断した断面図、第５図は他の
実施例を示す断面図である。 図中、１はシリコン半導体基板、２はＰ領域、３は入力
回路配線、４は電極窓、５は出力回路配線、６は電極窓
、７および８はＮ＋領領域９はＮ＋型領領域１０はＰ＋
型領域、１１は絶縁膜である。
、第３図は本考案の一実施例を示す正面図、第４図は第
３図Ａ−Ａ’線に沿って切断した断面図、第５図は他の
実施例を示す断面図である。 図中、１はシリコン半導体基板、２はＰ領域、３は入力
回路配線、４は電極窓、５は出力回路配線、６は電極窓
、７および８はＮ＋領領域９はＮ＋型領領域１０はＰ＋
型領域、１１は絶縁膜である。
Claims (1)
- 一導電型の半導体基板に抵抗となる反対導電型領域を形
威し、該反対導電型領域の両端に入出力電極を設けてな
る保護抵抗素子を有する半導体装置において、前記抵抗
となる反対導電型領域の中にこの領域よりも不純物濃度
が高くかつフローティング状態におかれた一導電型領域
を設けるとともに、抵抗となる反対導電型の領域よりも
不純物濃度の高い反対導電型領域を前記フローティング
状態におかれた一導電型の領域に接して設けてなること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17755877U JPS6015338Y2 (ja) | 1977-12-30 | 1977-12-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17755877U JPS6015338Y2 (ja) | 1977-12-30 | 1977-12-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54103755U JPS54103755U (ja) | 1979-07-21 |
| JPS6015338Y2 true JPS6015338Y2 (ja) | 1985-05-14 |
Family
ID=29187171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17755877U Expired JPS6015338Y2 (ja) | 1977-12-30 | 1977-12-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015338Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679438B2 (ja) * | 1984-05-28 | 1994-10-05 | セイコーエプソン株式会社 | 消去可能な不揮発性メモリ回路 |
-
1977
- 1977-12-30 JP JP17755877U patent/JPS6015338Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54103755U (ja) | 1979-07-21 |
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