JP2998175B2 - 制御回路 - Google Patents

制御回路

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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、一般に、制御回路に関するものであり、更
に詳細には、MOS装置のゲート駆動電圧を制限すると共
にMOS装置のゲート蓄積電荷の急速放電を行う集積制御
回路に関する。
(従来の技術) ゲート駆動電圧の制限およびゲート蓄積電荷の放電の
双方の機能を行う複数の回路が現在利用可能である。
第1図は、ダイオード20、PNPトランジスタ30、抵抗
器40、およびツェナーダイオード50から構成される従来
技術の典型的な制御回路を示す。MOSトランジスタ10
は、ドレイン端子5からソース端子6を通して負荷60に
電圧を供給するのに使用される。MOSトランジスタ10の
ゲート端子4はダイオード20を通して入力電流を受け入
れ、ゲート容量を充電させてMOSトランジスタ10をオン
にする。動作時、ツェナーダイオード50と抵抗器40との
並列結合がダイオード20を通してMOSトランジスタ10の
ゲート端子4に加えられるゲート電圧を制限する。制御
電圧が入力端子12から除かれると、電力トランジスタで
あるMOSトランジスタ10のゲート端子4にある蓄積電荷
が、トランジスタ30を通して放電することにより除かれ
る。入力電圧が端子12から除かれると、トランジスタ30
のベース端子33の電圧が低下し、これによりトランジス
タ30がオンになり、MOSトランジスタ10のゲート端子4
の電荷をトランジスタ30のエミッタ31およびコレクタ32
を通して放電させる。
また、図示の制御回路においては、ゲート電圧制限お
よびゲートキャパシタンス電荷の放電機能を行うため4
個の個別部品が必要であり、ゲートキャパシタンス電荷
の放電径路は1個のトランジスタ30のみから構成されて
いる。
(発明が解決しようとする課題) これら回路は、上述のようにMOS装置と組合わされか
つ結合されて所要の機能を行う個別部品から構成されて
いる。しかしながら、これら個別部品からなる回路は、
所定の用途において、更に回路基板用の空間を必要とす
るばかりでなく、通常はトランジスタ1個だけを使用し
てゲート蓄積電荷の放電機能を行うので、ターンオフ時
間が比較的遅いという問題がある。
それ故、本発明の目的は、MOS装置のゲート駆動電圧
の制限およびゲートキャパシタンスの電荷を放電させる
手段の双方を備える制御回路を3端子単一集積回路によ
り提供することである。
本発明の他の目的は、単一集積回路に包含され、かつ
MOS装置に対して非常に急速なゲート放電時間すなわち
ターンオフ時間を与える制御回路を提供することであ
る。
本発明の更に他の目的は、制御すべきMOS装置を備え
ているパッケージ内に完全に収納される集積制御回路を
提供することである。
(課題を解決するための手段) 上述のおよび他の特徴および目的は、それぞれが制御
端子および第1および第2の負荷端子を有する第1、第
2、第3、および第4のトランジスタを備えた集積制御
回路を提供する本発明により達成される。前記第1およ
び第2のトランジスタの第1の負荷端子は共にゲート端
子および第1および第2の負荷端子を有するMOS装置の
ゲート端子に結合するように結合されている。前記第1
および第2のトランジスタの制御端子は共に結合される
と共に前記第2、第3、および第4のトランジスタの第
2の負荷端子および入力電流を受け入れる入力端子に結
合されている。
第1のツェナーダイオードの陰極および陽極はそれぞ
れ前記第3のトランジスタの第2および第1の負荷端子
に結合されている。第1および第2の抵抗器の第1の端
子はそれぞれ前記第2および第3のトランジスタの制御
端子に結合され、前記第1および第2の抵抗器の第2の
端子は共に結合されると共に前記第4のトランジスタの
第1の負荷端子に結合して、前記MOS装置の前記第2の
負荷端子に結合している。前記第1のトランジスタの第
2の負荷端子は前記第3および第4のトランジスタの制
御端子に結合している。
第2のツェナーダイオードの陰極は前記第1および第
2のトランジスタの第1の負荷端子に結合し、その陽極
端子は第3のツェナーダイオードの陰極に結合し、第3
のツェナーダイオードの陽極は前記第1および第2の抵
抗器の第2の端子に結合している。
[実施例] 本発明の実施例を図面に基づいて説明する。
第2図は本発明の概要図であり、これでは集積回路12
0がトランジスタ130、140、150および170、ツェナーダ
イオード160、162および164、ならびに抵抗器180および
190から構成されている。電流源に結合するNPNトランジ
スタ140のコレクタはNPNトランジスタ150のコレクタ、N
PNトランジスタ170のコレクタ、PNPトランジスタ130の
ベース、トランジスタ140のベース、抵抗器190の第1の
端子およびツェナーダイオード160の陰極に結合されて
いる。トランジスタ130のコレクタはトランジスタ150の
ベース、トランジスタ170のベースおよび抵抗器180の第
1の端子に結合されている。トランジスタ170のエミッ
タは負荷60に結合する抵抗器180および190の第2の端子
およびMOSトランジスタ10のソース端子6に結合してい
る。NPNトランジスタ140のエミッタはPNPトランジスタ1
30のエミッタおよびMOSトランジスタ10のゲート端子4
に結合するツェナーダイオード162の陰極に結合してい
る。ツェナーダイオード162の陽極はツェナーダイオー
ド164の陰極に結合しており、ツェナーダイオード164の
陽極はNPNトランジスタ170のエミッタに結合している。
ツェナーダイオード160の陽極はトランジスタ150のエミ
ッタに結合しており、MOSトランジスタ10のドレイン端
子5は供給電圧源に結合している。
MOSトランジスタ10は前述のように供給電圧Vccをドレ
イン端子5およびソース端子6を通して負荷60に接続す
るのに使用される。これはMOSトランジスタ10のゲート
端子4の容量を充電させる駆動電流IINを端子1に付与
することにより行われる。動作時、トランジスタ140
は、そのベースをそのコレクタに短絡させた状態で、従
来技術の回路のダイオード20の機能と同じ機能を行う。
ゲート駆動電圧の制限はツェナーダイオード160、ト
ランジスタ150、トランジスタ170および抵抗器180の組
合せにより行われる。図示した装置に対するゲート制限
電圧の値はダイオード160のツェナー電圧、トランジス
タ150のVEBO(コレクタ開放時のエミッタ・ベース間電
圧)およびトランジスタ170のVBE(ベース・エミッタ
間電圧)の和によって決まる。実際問題として、ツェナ
ーダイオード160,162,および164は通常トランジスタ150
および170のベース・エミッタ接合と同じように構成さ
れるので逆バイアス破壊電圧は同じである。それ故全体
の破壊電圧はトランジスタ150のVVBOの2倍にトランジ
スタ170のVBEを加えたものになる。後で説明するよう
に、ツェナーダイオード160およびトランジスタ150のV
EBO値をトランジスタ170のVBE値とは無関係に制御でき
るベース拡散増強領域(base diffusion enhamcement r
egion)を設けることによりゲート制限電圧を調整する
ことが可能である。
破壊径路はツェナーダイオード160、トランジスタ150
のエミッタ・ベース接合およびトランジスタ170のベー
ス・エミッタ接合を経由するものであり、破壊電流は抵
抗器180の値を選択することにより制御される。このよ
うに第1図のツェナーダイオード50により得られる機能
は、今度はツェナーダイオード160、トランジスタ150、
トランジスタ170および抵抗器180の組合せにより得られ
る。第2図の抵抗器190は従来の装置の抵抗器40により
得られるものと同様の電流径路を提供する。直列接続の
ツェナーダイオード162および164は、大型MOS装置を用
いる場合、そのゲート駆動電圧をより積極的に制限する
ため随意的に設けられる。
第1図のトランジスタ30により与えられるゲート容量
電荷の放電径路は、今度はSCRとして動作するトランジ
スタ130およびトランジスタ170の組合せにより得られ、
これにより第1図のトランジスタ30により得られるより
はるかに速いターンオフ時間が得られる。トランジスタ
130および170の組合せは通常のSCRのように動作する。
すなわち、端子1から印加電圧を除くと、トランジスタ
130のベース電圧が低下してトランジスタ130がオンにな
り、そのコレクタ電流が次にトランジスタ170にベース
駆動電圧を供給する。この組合せのSCRの動作では、従
来技術の回路における単一PNPトランジスタ30により行
われるよりもはるかに速い放電を行う。
第2図の点線内に示した構成要素はすべて、三つの端
子1、2および3を有する1個の集積回路120に入って
いる。この単一の3端子装置は今度は、従来、別々の4
個の個別部品で得られた機能を行う他に、本装置がMOS
トランジスタ10をオフにするように動作するとき、従来
技術に比較して、はるかに速いターンオフ時間を示す。
更に、図示した構成要素はすべて、トランジスタ170を
製造する際に使用される、当業者には既知の、標準の工
程中に形成することができる。この製造工程には、たと
えば、Nエピタキシャル層、Pベース拡散,N+エミッタ
拡散プレオーミック切断(pre ohmic cut)および金属
不動態化(metal pasivation)を有するN+基板がある。
先に説明したように、ツェナーダイオード160およびト
ランジスタ150のVEBO値をトランジスタ170のVBE値と
は無関係に調整するのに、ベース拡散増強領域を露出す
る別のマスクを使用することができる。
他の実施例として、集積回路120全体をMOSトランジス
タ10が入っているパッケージ内部に収容しても良い。す
なわち端子1が装置全体に対する接続点となり、第2図
に示す端子2と4との間の接続はハウジングの内部で行
われ、端子3と6との間の接続もハウジングの内部で行
われる。
更に他の実施例では、第2図に示す端子2と4との間
の接続は外部アクセスができるようになされ、これによ
り本発明の装置およびMOS装置のすべての回路を包含す
る4端子装置を作ることもできる。
本発明の原理および特定の構成について特定の装置に
関連して述べてきたが、この記述は例としてのみ行った
ものであり本発明の範囲を限定するものとして行ったの
ではないことを明確に理解すべきである。たとえば、こ
の制御回路は同様な電圧制限および制御端子電荷の放電
機能を必要とする他の各種スイッチング装置を制御する
のに使用することもできる。
(発明の効果) 以上述べたとおり、ターンオフ時間が改良された集積
制御回路が提供された。また他の実施例で示すように、
制御回路全体を、制御すべきMOS装置を収納する同じパ
ッケージ内に形成できる。
【図面の簡単な説明】
第1図は従来技術の典型的なMOS制御回路の概要図であ
り、 第2図は本発明の好適実施例であるMOS制御回路の概要
図である。 10:MOSトランジスタ、20:ダイオード、30:PNPトランジ
スタ、40:抵抗器、50:ツェナーダイオード、60:負荷、1
20:集積回路、130,140,150,170:トランジスタ、160,16
2,164:ツェナーダイオード、180,190:抵抗器。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】入力端子(1)、出力端子(2)および参
    照端子(3)を有し、スイッチング装置(10)に結合す
    る制御回路(120)であり、前記スイッチング装置(1
    0)が制御端子(4)、供給電圧源に結合する第1負荷
    端子(5)および負荷(60)に結合する第2負荷端子
    (6)を備えているところの、制御回路(120)であっ
    て: 前記入力端子と前記出力端子との間に結合し、前記入力
    端子に印加される電流信号に応答して前記入力端子から
    前記出力端子までの電流経路を形成する電流供給回路手
    段であり、制御端子および第1、第2負荷端子を有する
    第1トランジスタ(140)を含み、該第1の負荷端子が
    前記出力端子に結合し、該制御端子および第2負荷端子
    が前記入力端子に結合する、ところの電流供給回路手
    段; 前記出力端子と前記参照端子との間に結合され、それら
    の間の電圧を制限するツェナーダイオード手段;および 前記入力端子、前記出力端子および前記参照端子に結合
    し、前記入力端子に印加される前記電流信号に応答して
    前記出力端子から前記参照端子までの放電経路を形成す
    るシリコン制御整流器手段; 制御端子および第1、第2負荷端子を有する第2トラン
    ジスタ(150)であって、該第2負荷端子が前記入りゅ
    くたんしに結合する、ところの第2トランジスタ; から成り、 前記シリコン制御整流器手段が制御端子および第1、第
    2負荷端子を有する第3トランジスタ(170)を含み、
    該第1負荷端子が前記参照端子に結合し、該第2負荷端
    子が前記入力端子に結合し、該制御端子が前記第2トラ
    ンジスタ(150)の前記制御端子に結合する; ことを特徴とし、さらに当該制御回路(120)が、 陰極端子および陽極端子を有する第1ツェナーダイオー
    ド(160)であり、該陽極端子が前記第2トランジスタ
    (150)の前記第1負荷端子に結合し、該陰極が前記第
    1、第3トランジスタの前記第2負荷端子に結合する、
    ところの第1ツェナーダイオード; 第1、第2端子を有する第1抵抗器(180)であり、該
    第1端子が前記第2、第3トランジスタの前記制御端子
    に結合し、該第2端子が前記参照端子に結合するところ
    の、第1抵抗器; から成り、 前記電流供給回路手段、前記ツェナーダイオード手段、
    前記シリコン制御整流器手段、前記第2トランジスタ
    (150)、前記第1ツェナーダイオード(160)および前
    記第1抵抗器(180)はすべて単一集積回路内に包含さ
    れており、前記出力端子は前記スイッチング装置の前記
    制御端子への結合用であり、かつ、前記参照端子は前記
    スイッチング装置の前記第2負荷端子への結合用であ
    る、 ことを特徴とする制御回路。
  2. 【請求項2】入力端子(1)、出力端子(2)および参
    照端子(3)を有し、スイッチング装置(10)に結合す
    る集積した制御回路(120)であり、前記スイッチング
    装置(10)が制御端子(4)、供給電圧源に結合する第
    1負荷端子(5)および負荷(60)に結合する第2負荷
    端子(6)を備えているところの、制御回路(120)で
    あって: 前記入力端子と前記出力端子との間に結合し、前記入力
    端子に印加される電流信号に応答して前記入力端子から
    前記出力端子までの電流経路を形成する電流供給回路手
    段であり、制御端子および第1、第2負荷端子を有する
    第1トランジスタ(140)を含み、該第1の負荷端子が
    前記出力端子に結合し、該制御端子および第2負荷端子
    が前記入力端子に結合する、ところの電流供給回路手
    段; 前記出力端子と前記参照端子との間に結合され、それら
    の間の電圧を制限するツェナーダイオード手段; 制御端子および第1、第2負荷端子を有する第2トラン
    ジスタ(150)であって、該第2負荷端子が前記入力端
    子に結合する、ところの第2トランジスタ; 陰極端子および陽極端子を有する第1ツェナーダイオー
    ド(160)であり、該陽極端子が前記第2トランジスタ
    (150)の前記第1負荷端子に結合し、該陰極が前記入
    力端子に結合する、ところの第1ツェナーダイオード; 第1、第2端子を有する第1抵抗器(180)であり、該
    第1端子が前記第2トランジスタの前記制御端子に結合
    し、該第2端子が前記参照端子に結合するところの、第
    1抵抗器; それぞれ制御端子および第1、第2負荷端子を有する第
    3(130)、第4(170)のトランジスタを含む放電回路
    であり、前記第3トランジスタ(130)の前記第1負荷
    端子が前記出力端子(2)に結合し、前記第3トランジ
    スタの制御端子が前記入力端子と前記第4トランジスタ
    (150)の第2負荷端子とに結合し、第3トランジスタ
    の第2負荷端子が第4トランジスタの制御端子に結合
    し、第4トランジスタの第1負荷端子が前記参照端子に
    結合し、もって前記出力端子(2)が前記スイッチング
    装置の前記制御端子への結合用であり、かつ、前記参照
    端子が前記スイッチング装置の前記第2負荷端子への結
    合用である、ところの放電回路; から成る制御回路。
  3. 【請求項3】前記ツェナーダイオード手段は、それぞれ
    陽極および陰極を有する第2(162)、第3(164)ツェ
    ナーダイオードを含み、第2ツェナーダイオード(16
    2)の陰極が前記出力端子(2)に結合し、前記第2ツ
    ェナーダイオード(162)の陽極が第3ツェナーダイオ
    ードの陰極に結合し、第3ツェナーダイオードの陽極が
    前記参照端子(3)に結合する、 ことを特徴とする請求項1または2記載の制御回路。
  4. 【請求項4】前記シリコン制御整流器手段はさらに、制
    御端子および第1、第2負荷端子を有する第4トランジ
    スタ(130)と、第1および第2端子を有する第2抵抗
    器(190)とを備えており、前記第4トランジスタの前
    記第1負荷端子が前記出力端子に結合し、前記第4トラ
    ンジスタの前記第2負荷端子が前記第3トランジスタ
    (170)の制御端子に結合し、前記第4トランジスタの
    前記制御端子が前記第1トランジスタ(140)の前記制
    御端子と前記第2抵抗器(190)の前記第1端子とに結
    合し、前記第2抵抗器(190)の前記第2端子が前記参
    照端子に結合する、 ことを特徴とする請求項1記載の制御回路。
  5. 【請求項5】前記電圧制限回路手段はさらに、それぞれ
    陰極端子および陽極端子を有する第2(162)および第
    3(164)ツェナーダイオードを備えており、前記第2
    ツェナーダイオード(162)の前記陰極端子が前記出力
    端子に結合し、前記第2ツェナーダイオードの前記陽極
    端子が前記第3のツェナーダイオード(164)の前記陰
    極端子に結合し、前記第3のツェナーダイオードの前記
    陽極端子が前記参照端子に結合する、 ことを特徴とする請求項4記載の制御回路。
  6. 【請求項6】前記スイッチング装置(10)が単一集積回
    路内に包含されており、前記制御回路は前記単一集積回
    路内に完全に包含されており、前記出力端子(2)が前
    記スイッチング装置の前記制御端子に結合されており、
    前記入力端子(1)ならびに前記スイッチング装置の前
    記第1および第2負荷端子が前記単一集積回路の外部端
    子となる、 ことを特徴とする請求項1または2記載の制御回路。
  7. 【請求項7】前記スイッチング装置(10)の前記制御端
    子が前記集積回路の外部端子となることを特徴とする請
    求項6記載の制御回路。
JP2152881A 1989-06-13 1990-06-13 制御回路 Expired - Fee Related JP2998175B2 (ja)

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