JPH0330512A - 制御回路 - Google Patents
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- JPH0330512A JPH0330512A JP2152881A JP15288190A JPH0330512A JP H0330512 A JPH0330512 A JP H0330512A JP 2152881 A JP2152881 A JP 2152881A JP 15288190 A JP15288190 A JP 15288190A JP H0330512 A JPH0330512 A JP H0330512A
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- 238000010168 coupling process Methods 0.000 claims 3
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- 239000010703 silicon Substances 0.000 claims 3
- 238000007599 discharging Methods 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
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- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般に、制御回路に関するものであり、更に
詳細には、ＭＯ３装置のゲート駆動電圧を制限すると共
にＭＯ８装置のゲート蓄積電荷の急速放電を行う集積制
御回路に関する。
詳細には、ＭＯ３装置のゲート駆動電圧を制限すると共
にＭＯ８装置のゲート蓄積電荷の急速放電を行う集積制
御回路に関する。
（従来の技術）
ゲート駆動電圧の１ｉ１１限およびゲート蓄積電荷の放
電の双方の機能を行う複数の回路が現在利用可能でおる
。
電の双方の機能を行う複数の回路が現在利用可能でおる
。
第１図は、ダイオード２０．ＰＮＰトランジスタ３０、
抵抗器４０．およびツェナーダイオード５０から構成さ
れる従来技術の典型的な制御回路を示す。
抵抗器４０．およびツェナーダイオード５０から構成さ
れる従来技術の典型的な制御回路を示す。
ＭＯＳトランジスタ１０は、ソース端子５からドレイン
端子６を通して負荷６０に電圧を供給するのに使用され
る。ＭＯＳトランジスタ１０のゲート端子４はダイオー
ド２０を通して入力電流を受は入れ、ゲート容量を充電
させてＭｏＳトランジスタ１０をオンにする。動作時、
ツェナーダイオード５０と抵抗器４０との並列結合がダ
イオード２０を通してＭＯＳトランジスタ１０のゲート
端子４に加えられるゲート電圧を制限する。制御電圧が
入力端子１２から除かれると、電力トランジスタである
ＭＯＳトランジスタ１０のゲート端子４にある蓄積電荷
が、トランジスタ３０を通して放電することにより除か
れる。入力電圧が端子１２から除かれると、トランジス
タ３０のベース端子３３の電圧が低下し、これによりト
ランジスタ３０がオンになり、ＭＯＳトランジスタ１０
のゲート端子４の電荷をトランジスタ３０のエミッタ３
１およびコレクタ３２を通して放電させる。
端子６を通して負荷６０に電圧を供給するのに使用され
る。ＭＯＳトランジスタ１０のゲート端子４はダイオー
ド２０を通して入力電流を受は入れ、ゲート容量を充電
させてＭｏＳトランジスタ１０をオンにする。動作時、
ツェナーダイオード５０と抵抗器４０との並列結合がダ
イオード２０を通してＭＯＳトランジスタ１０のゲート
端子４に加えられるゲート電圧を制限する。制御電圧が
入力端子１２から除かれると、電力トランジスタである
ＭＯＳトランジスタ１０のゲート端子４にある蓄積電荷
が、トランジスタ３０を通して放電することにより除か
れる。入力電圧が端子１２から除かれると、トランジス
タ３０のベース端子３３の電圧が低下し、これによりト
ランジスタ３０がオンになり、ＭＯＳトランジスタ１０
のゲート端子４の電荷をトランジスタ３０のエミッタ３
１およびコレクタ３２を通して放電させる。
また、図示の制御回路においては、ゲート電圧制限およ
びゲートキャパシタンス電荷の放電機能を行うため４個
の個別部品が必要であり、ゲートキャパシタンス電荷の
放電径路は１個のトランジスタ３０のみから構成されて
いる。
びゲートキャパシタンス電荷の放電機能を行うため４個
の個別部品が必要であり、ゲートキャパシタンス電荷の
放電径路は１個のトランジスタ３０のみから構成されて
いる。
（発明が解決しようとする課題）
これら回路は、上述のようにＭＯ３装置と組合わされか
つ結合されて所要の機能を行う個別部品から構成されて
いる。しかしながら、これら個別部品からなる回路は、
所定の用途において、更に回路基板用の空間を必要とす
るばかりでなく、通常はトランジスタ１個だけを使用し
てゲート蓄積電荷の放電機能を行うので、ターンオフ時
間が比較的遅いという問題がある。
つ結合されて所要の機能を行う個別部品から構成されて
いる。しかしながら、これら個別部品からなる回路は、
所定の用途において、更に回路基板用の空間を必要とす
るばかりでなく、通常はトランジスタ１個だけを使用し
てゲート蓄積電荷の放電機能を行うので、ターンオフ時
間が比較的遅いという問題がある。
それ故、本発明の目的は、ＭＯ３１ｉ置のゲート駆動電
圧の制限およびゲートキャパシタンスの電荷を放電させ
る手段の双方を備える制御回路を３端子単一集積回路に
より提供することである。
圧の制限およびゲートキャパシタンスの電荷を放電させ
る手段の双方を備える制御回路を３端子単一集積回路に
より提供することである。
本発明の他の目的は、単一集積回路に包含され、かつＭ
Ｏ８装置に対して非常に急速なゲート放電時間すなわち
ターンオフ時間を与える制御回路を提供することである
。
Ｏ８装置に対して非常に急速なゲート放電時間すなわち
ターンオフ時間を与える制御回路を提供することである
。
本発明の更に他の目的は、制御すべきＭＯ３装置を備え
ているパッケージ内に完全に収納される集積制御回路を
提供することでおる。
ているパッケージ内に完全に収納される集積制御回路を
提供することでおる。
（課題を解決するための手段）
上述のおよび他の特徴および目的は、それぞれが制御端
子および第１および第２の負荷端子を有する第１、第２
、第３、および第４のトランジスタを備えた集積制御回
路を提供する本発明により達成される。前記第１および
第２のトランジスタの第１の負荷端子は共にゲート端子
および第１および第２の負荷端子を有するＭＯ３装置の
ゲート端子に結合するように結合されている。前記第１
および第２のトランジスタの制御端子は共に結合される
と共に前記第２、第３、および第４のトランジスタの第
２の負荷端子および入力電流を受は入れる入力端子に結
合されている。
子および第１および第２の負荷端子を有する第１、第２
、第３、および第４のトランジスタを備えた集積制御回
路を提供する本発明により達成される。前記第１および
第２のトランジスタの第１の負荷端子は共にゲート端子
および第１および第２の負荷端子を有するＭＯ３装置の
ゲート端子に結合するように結合されている。前記第１
および第２のトランジスタの制御端子は共に結合される
と共に前記第２、第３、および第４のトランジスタの第
２の負荷端子および入力電流を受は入れる入力端子に結
合されている。
第１のツェナーダイオードの陰極および陽極はそれぞれ
前記第３のトランジスタの第２および第１の負荷端子に
結合されている。第１および第２の抵抗器の第１の端子
はそれぞれ前記第２および第３のトランジスタの制御端
子に結合され、前記第１および第２の抵抗器の第２の端
子は共に結合されると共に前記第４のトランジスタの第
１の負荷端子に結合して、前記ＭＯ８装置の前記第２の
負荷端子に結合している。前記第１のトランジスタの第
２の負荷端子は前記第３および第４のトランジスタの制
御端子に結合している。
前記第３のトランジスタの第２および第１の負荷端子に
結合されている。第１および第２の抵抗器の第１の端子
はそれぞれ前記第２および第３のトランジスタの制御端
子に結合され、前記第１および第２の抵抗器の第２の端
子は共に結合されると共に前記第４のトランジスタの第
１の負荷端子に結合して、前記ＭＯ８装置の前記第２の
負荷端子に結合している。前記第１のトランジスタの第
２の負荷端子は前記第３および第４のトランジスタの制
御端子に結合している。
第２のツェナーダイオードの陰極は前記第１および第２
のトランジスタの第１の負荷端子に結合し、その陽極端
子は第３のツェナーダイオードの陰極に結合し、第３の
ツェナーダイオードの陽極は前記第１および第２の抵抗
器の第２の端子に結合している。
のトランジスタの第１の負荷端子に結合し、その陽極端
子は第３のツェナーダイオードの陰極に結合し、第３の
ツェナーダイオードの陽極は前記第１および第２の抵抗
器の第２の端子に結合している。
［実施例］
本発明の実施例を図面に基づいて説明する。
第２図は本発明の概要図であり、これでは集積回路１２
０がトランジスタ１３０． １４０． １５０および１
７０１ツエナーダイオード１６０． １６２および１６
４、ならびに抵抗器１８０および１９０から構成されて
いる。電流源に結合するＮＰＮトランジスタ１４０のコ
レクタはＮＰＮトランジスタ１５０のコレクタ、ＮＰＮ
トランジスタ１７０のコレクタ、ＰＮＰトランジスタ１
３０のベース、トランジスタ１４０のベース、抵抗器１
９０の第１の嫡子およびツェナーダイオード１６０の陰
極に結合されている。トランジスタ１３０のコレクタは
トランジスタ１５０のベース、トランジスタ１７０のベ
ースおよび抵抗器１８０の第１の端子に結合されている
。トランジスタ１７０のエミッタは負荷６０に結合する
抵抗器１８０および１９０の第２の端子およびＭＯＳト
ランジスタ１０のソース端子６に結合している。ＮＰＮ
トランジスタ１４０のエミッタはＰＮＰトランジスタ１
３０のエミッタおよびＭＯＳトランジスタ１０のゲート
端子４に結合するツェナーダイオード１６２の陰極に結
合している。ツェナーダイオード１６２の陽極はツェナ
ーダイオード１６４の陰極に結合しており、ツェナーダ
イオード１６４の陽極はＮＰＮトランジスタ１７０のエ
ミッタに結合している。ツェナーダイオード１６０の陽
極はトランジスタ１５０のエミッタに結合しており、Ｍ
ＯＳトランジスタ１０のドレイン端子５は供給電圧源に
結合している。
０がトランジスタ１３０． １４０． １５０および１
７０１ツエナーダイオード１６０． １６２および１６
４、ならびに抵抗器１８０および１９０から構成されて
いる。電流源に結合するＮＰＮトランジスタ１４０のコ
レクタはＮＰＮトランジスタ１５０のコレクタ、ＮＰＮ
トランジスタ１７０のコレクタ、ＰＮＰトランジスタ１
３０のベース、トランジスタ１４０のベース、抵抗器１
９０の第１の嫡子およびツェナーダイオード１６０の陰
極に結合されている。トランジスタ１３０のコレクタは
トランジスタ１５０のベース、トランジスタ１７０のベ
ースおよび抵抗器１８０の第１の端子に結合されている
。トランジスタ１７０のエミッタは負荷６０に結合する
抵抗器１８０および１９０の第２の端子およびＭＯＳト
ランジスタ１０のソース端子６に結合している。ＮＰＮ
トランジスタ１４０のエミッタはＰＮＰトランジスタ１
３０のエミッタおよびＭＯＳトランジスタ１０のゲート
端子４に結合するツェナーダイオード１６２の陰極に結
合している。ツェナーダイオード１６２の陽極はツェナ
ーダイオード１６４の陰極に結合しており、ツェナーダ
イオード１６４の陽極はＮＰＮトランジスタ１７０のエ
ミッタに結合している。ツェナーダイオード１６０の陽
極はトランジスタ１５０のエミッタに結合しており、Ｍ
ＯＳトランジスタ１０のドレイン端子５は供給電圧源に
結合している。
ＭＯＳトランジスタ１０は前述のように供給電圧ＶＣＣ
をドレイン端子５およびソース端子６を通して負荷６０
に接続するのに使用される。これはＭＯＳトランジスタ
１０のゲート端子４の容量を充電させる駆動電流ＩＩＮ
を端子１に付与することにより行われる。動作時、トラ
ンジスタ１４０は、そのベースをそのコレクタに短絡さ
せた状態で、従来技術の回路のダイオード２０の機能と
同じ機能を行う。
をドレイン端子５およびソース端子６を通して負荷６０
に接続するのに使用される。これはＭＯＳトランジスタ
１０のゲート端子４の容量を充電させる駆動電流ＩＩＮ
を端子１に付与することにより行われる。動作時、トラ
ンジスタ１４０は、そのベースをそのコレクタに短絡さ
せた状態で、従来技術の回路のダイオード２０の機能と
同じ機能を行う。
ゲート駆動電圧の制限はツェナーダイオード１６０、
トランジスタ１５０、トランジスタ１７０および抵抗器
１８０の組合けにより行われる。図示した装置に対する
ゲート制限電圧の値はダイオード１６０のツェナー電圧
、トランジスタ１５０のＶＥＢＯ（コレクタ同数時のエ
ミッタ・ベース間電圧）およびトランジスタ１７０（７
） Ｖ ＢＥ （ベース・エミッタ間°電圧）の和によ
って決まる。実際問題として、ツェナーダイオード１６
０． １６２．および１６４は通常トランジスタ１５０
および１７０のベース−エミッタ接合と同じように構成
されるので逆バイアス破壊電圧は同じである。それ故全
体の破壊電圧はトランジスタ１５０のＶＥＢＯの２倍に
トランジスタ１７０のＶＢＥをｈ口えたものになる。後
で説明するように、ツェナーダイオード１６０およびト
ランジスタ １５０のＶＥＢＯ値をトランジスタ １７
０のＶＩ３Ｅ値とは無関係に制御できるベース拡散増強
領域（ｂａｓｅｄｉｆｆｕｓｉｏｎ ｅｎｈａｎｃｅｍ
ｅｎｔ ｒｅｇｉｏｎ ）を設けることによりゲート制
限電圧を調整することが可能である。
トランジスタ１５０、トランジスタ１７０および抵抗器
１８０の組合けにより行われる。図示した装置に対する
ゲート制限電圧の値はダイオード１６０のツェナー電圧
、トランジスタ１５０のＶＥＢＯ（コレクタ同数時のエ
ミッタ・ベース間電圧）およびトランジスタ１７０（７
） Ｖ ＢＥ （ベース・エミッタ間°電圧）の和によ
って決まる。実際問題として、ツェナーダイオード１６
０． １６２．および１６４は通常トランジスタ１５０
および１７０のベース−エミッタ接合と同じように構成
されるので逆バイアス破壊電圧は同じである。それ故全
体の破壊電圧はトランジスタ１５０のＶＥＢＯの２倍に
トランジスタ１７０のＶＢＥをｈ口えたものになる。後
で説明するように、ツェナーダイオード１６０およびト
ランジスタ １５０のＶＥＢＯ値をトランジスタ １７
０のＶＩ３Ｅ値とは無関係に制御できるベース拡散増強
領域（ｂａｓｅｄｉｆｆｕｓｉｏｎ ｅｎｈａｎｃｅｍ
ｅｎｔ ｒｅｇｉｏｎ ）を設けることによりゲート制
限電圧を調整することが可能である。
破壊径路はツェナーダイオード１６０、トランジスタ１
５０のエミッタ・ベース接合およびトランジスタ１７０
のベース・エミッタ接合を経由するものでおり、破壊電
流は抵抗器１８０の値を選択することにより制御される
。このように第１図のツェナーダイオード５０により得
られる機能は、今度はツェナーダイオード１６０． ト
ランジスタ１５０． ｌ−ランジスタ１７０および抵抗
器１８０の組合せにより得られる。第２図の抵抗器１９
０は従来の装置の抵抗器４０により得られるものと同様
の電流径路を提供する。直列接続のツェナーダイオード
１６２および１６４は、大型ＭＯ８装置を用いる場合、
そのゲート駆動電圧をより積極的に制限するため随意的
に設けられる。
５０のエミッタ・ベース接合およびトランジスタ１７０
のベース・エミッタ接合を経由するものでおり、破壊電
流は抵抗器１８０の値を選択することにより制御される
。このように第１図のツェナーダイオード５０により得
られる機能は、今度はツェナーダイオード１６０． ト
ランジスタ１５０． ｌ−ランジスタ１７０および抵抗
器１８０の組合せにより得られる。第２図の抵抗器１９
０は従来の装置の抵抗器４０により得られるものと同様
の電流径路を提供する。直列接続のツェナーダイオード
１６２および１６４は、大型ＭＯ８装置を用いる場合、
そのゲート駆動電圧をより積極的に制限するため随意的
に設けられる。
第１図のトランジスタ３０により与えられるゲート容量
電荷の放電径路は、今度はＳＣＲとして動作するトラン
ジスタ１３０およびトランジスタ１７０の組合せにより
得られ、これにより第１図のトランジスタ３０により得
られるよりはるかに速いターンオフ時間が得られる。ト
ランジスタ１３０および１７０の組合Ｕは通常のＳＣＲ
のように動作する。
電荷の放電径路は、今度はＳＣＲとして動作するトラン
ジスタ１３０およびトランジスタ１７０の組合せにより
得られ、これにより第１図のトランジスタ３０により得
られるよりはるかに速いターンオフ時間が得られる。ト
ランジスタ１３０および１７０の組合Ｕは通常のＳＣＲ
のように動作する。
すなわち、端子１から印加電圧を除くと、トランジスタ
１３００ベース電圧が低下してトランジスタ１３０がオ
ンになり、そのコレクタ電流が次にトランジスタ１７０
にベース駆動電圧を供給する。この組合せのＳＣＲの動
作では、従来技術の回路における単一ＰＮＰトランジス
タ３０により行われるよりもはるかに速い放電を行う。
１３００ベース電圧が低下してトランジスタ１３０がオ
ンになり、そのコレクタ電流が次にトランジスタ１７０
にベース駆動電圧を供給する。この組合せのＳＣＲの動
作では、従来技術の回路における単一ＰＮＰトランジス
タ３０により行われるよりもはるかに速い放電を行う。
第２図の点線内に示した構成要素はすべて、三つの端子
１．２および３を有する１個の集積回路１２０に入って
いる。この単一の３端子装置は今度は、従来、別々の４
個の個別部品で得られた機能を行う他に、本装置がＭＯ
Ｓトランジスタ１０をオフにするように動作するとき、
従来技術に比較して、はるかに速いターンオフ時間を示
す。更に、図示した構成要素はすべて、トランジスタ１
７０を製造する際に使用される、当業者には既知の、標
準の工程中に形成することができる。この製造工程には
、たとえば、Ｎエピタキシャル層、Ｐペース拡散、Ｎ十
エミッタ拡散プレオーミック切断（１）ｒｅＯｈｌｉｌ
ｌＣｃｕｔ ）および金属不動態化（ｍｅｔａｌｐａｓ
ｓｉＶａｔｉｏｎ ）を有するＮ＋基板がある。先に説
明したように、ツェナーダイオード１６０およびトラン
ジスタ１５０のＶＥＢＯ値をトランジスタ１７０のＶＢ
Ｅ値とは無関係に調整するのに、ベース拡散増強領域を
露出する別のマスクを使用することができる。
１．２および３を有する１個の集積回路１２０に入って
いる。この単一の３端子装置は今度は、従来、別々の４
個の個別部品で得られた機能を行う他に、本装置がＭＯ
Ｓトランジスタ１０をオフにするように動作するとき、
従来技術に比較して、はるかに速いターンオフ時間を示
す。更に、図示した構成要素はすべて、トランジスタ１
７０を製造する際に使用される、当業者には既知の、標
準の工程中に形成することができる。この製造工程には
、たとえば、Ｎエピタキシャル層、Ｐペース拡散、Ｎ十
エミッタ拡散プレオーミック切断（１）ｒｅＯｈｌｉｌ
ｌＣｃｕｔ ）および金属不動態化（ｍｅｔａｌｐａｓ
ｓｉＶａｔｉｏｎ ）を有するＮ＋基板がある。先に説
明したように、ツェナーダイオード１６０およびトラン
ジスタ１５０のＶＥＢＯ値をトランジスタ１７０のＶＢ
Ｅ値とは無関係に調整するのに、ベース拡散増強領域を
露出する別のマスクを使用することができる。
他の実施例として、集積回路１２０全体をＭＯＳトラン
ジスタ１０が入っているパッケージ内部に収容しても良
い。すなわち端子１が装置全体に対する接続点となり、
第２図に示す端子２と４との間の接続はハウジングの内
部で行われ、端子３と６との間の接続もハウジングの内
部で行われる。
ジスタ１０が入っているパッケージ内部に収容しても良
い。すなわち端子１が装置全体に対する接続点となり、
第２図に示す端子２と４との間の接続はハウジングの内
部で行われ、端子３と６との間の接続もハウジングの内
部で行われる。
更に他の実施例では、第２図に示す端子２と４との間の
接続は外部アクセスができるようになされ、これにより
本発明の装置およびＭＯ３装置のすべての回路を包含す
る４端子装置を作ることもできる。
接続は外部アクセスができるようになされ、これにより
本発明の装置およびＭＯ３装置のすべての回路を包含す
る４端子装置を作ることもできる。
本発明の原理および特定の構成について特定のＬＨｉＭ
に関連して述べてきたが、この記述は例としてのみ行っ
たものであり本発明の範囲を限定するものとして行った
のではないことを明確に理解すべぎでおる。たとえば、
この制御回路は同様な電圧制限および制御端子電荷の放
電機能を必要とする他の各種スイッチング装置を制御す
るのに使用することもできる。
に関連して述べてきたが、この記述は例としてのみ行っ
たものであり本発明の範囲を限定するものとして行った
のではないことを明確に理解すべぎでおる。たとえば、
この制御回路は同様な電圧制限および制御端子電荷の放
電機能を必要とする他の各種スイッチング装置を制御す
るのに使用することもできる。
（発明の効果）
以上述べたとおり、ターンオフ時間が改良された集積制
御回路が提供された。また他の実施例で示すように、制
御回路全体を、制御すべきＭＯ３装置を収納する同じパ
ッケージ内に形成できる。
御回路が提供された。また他の実施例で示すように、制
御回路全体を、制御すべきＭＯ３装置を収納する同じパ
ッケージ内に形成できる。
第１図は従来技術の典型的なＭＯ３制御回路の概要図で
あり、 第２図は本発明の好適実施例でおるＭＯ３制御回路の概
要図でおる。 １０：ＭＯＳトランジスタ、 ２０：ダイオード、３０
：ＰＮＰトランジスタ、 ４０：抵抗器、５０：ツェナ
ーダイオード、 ６０：負荷、１２０：集積回路、
１３０． １４０． １５０． １７０ ：トランジス
タ、 １６０． １６２． １６４ ：ツエナーダイ
オード、 １８０． １９０ ：抵抗器。
あり、 第２図は本発明の好適実施例でおるＭＯ３制御回路の概
要図でおる。 １０：ＭＯＳトランジスタ、 ２０：ダイオード、３０
：ＰＮＰトランジスタ、 ４０：抵抗器、５０：ツェナ
ーダイオード、 ６０：負荷、１２０：集積回路、
１３０． １４０． １５０． １７０ ：トランジス
タ、 １６０． １６２． １６４ ：ツエナーダイ
オード、 １８０． １９０ ：抵抗器。
Claims (1)
- 【特許請求の範囲】 １、入力端子、出力端子および参照端子を有し、スイッ
チング装置に結合する制御回路であり、前記スイッチン
グ装置が制御端子、供給電圧源に結合する第１の負荷端
子および負荷に結合する第２の負荷端子を備えていると
ころの、制御回路であって： 前記入力端子から前記出力端子へと結合し、前記入力端
子における入力に応じて前記入力端子から前記出力端子
までの電流径路を形成する電流供給回路手段； 前記入力端子から前記参照端子へと結合し、前記入力端
子と前記参照端子との間の電圧を制限する電圧制限回路
手段；および 前記入力端子、前記出力端子および前記参照端子に結合
し、前記入力端子における入力に応じて前記出力端子か
ら前記参照端子までの放電径路を形成するシリコン制御
整流器手段； から成り、 前記電流供給回路手段、前記電圧制限回路手段および前
記シリコン制御整流器手段はすべて単一集積回路内に包
含されており、前記出力端子は前記スイッチング装置の
前記制御端子への結合用であり、かつ、前記参照端子は
前記スイッチング装置の前記第２の負荷端子への結合用
である、ことを特徴とする制御回路。 ２、前記電流供給回路手段は、制御端子ならびに第１お
よび第２の負荷端子を有する第１のトランジスタを備え
ており、該第１のトランジスタの前記第１の負荷端子は
前記出力端子に結合し、前記第１のトランジスタの前記
制御端子および第２の負荷端子は前記入力端子に結合し
ていることを特徴とする請求項１記載の制御回路。 ３、前記電圧制限回路手段は、それぞれが制御端子なら
びに第１および第２の負荷端子を有する第２および第３
のトランジスタと、陰極端子および陽極端子を有する第
１のツェナーダイナートと、第１および第２の端子を有
する抵抗器と、を備えており、前記第２のトランジスタ
の前記第１の負荷端子は前記第１のツェナーダイオード
の前記陽極端子に結合し、前記第２および第３のトラン
ジスタの各前記第２の負荷端子は前記入力端子および前
記第１のツェナーダイオードの前記陰極端子に結合し、
前記第２および第３のトランジスタの各前記制御端子は
前記第１の抵抗器の前記第１の端子に結合し、前記第３
のトランジスタの前記第１の負荷端子は前記第１の抵抗
器の前記第２の端子および前記参照端子に結合している
ことを特徴とする請求項２記載の制御回路。 ４、前記シリコン制御整流器手段は、制御端子ならびに
第１および第２の負荷端子を有する第４のトランジスタ
と、第１および第２の端子を有する第２の抵抗器と、を
備えており、前記第４のトランジスタの前記第１の負荷
端子は前記出力端子に結合し、前記第４のトランジスタ
の前記第２の負荷端子は前記第３のトランジスタの前記
制御端子に結合し、前記第４のトランジスタの前記制御
端子は前記第１のトランジスタの前記制御端子および前
記第２の抵抗器の前記第１の端子に結合し、前記第２の
抵抗器の前記第２の端子は前記参照端子に結合している
ことを特徴とする請求項３記載の制御回路。 ５、前記電圧制限回路手段は更に、それぞれが陰極端子
および陽極端子を有する第２および第３のツェナーダイ
オードを備えており、前記第２のツェナーダイオードの
前記陰極端子は前記出力端子に結合し、前記第２のツェ
ナーダイオードの前記陽極端子は前記第３のツェナーダ
イオードの前記陰極端子に結合し、前記第３のツェナー
ダイオードの前記陽極端子は前記参照端子に結合してい
ることを特徴とする請求項４記載の制御回路。 ６、前記スイッチング装置はパッケージ内に包含されて
おり、前記制御回路は前記パッケージ内に完全に包含さ
れており、前記出力端子は前記スイッチング装置の前記
制御端子に結合されており、前記パッケージの外部端子
は前記入力端子および前記スイッチング装置の前記第１
および第２の負荷端子のみであることを特徴とする請求
項１記載の制御回路。７、前記スイッチング装置の前記
制御端子も前記パッケージの外部端子となることを特徴
とする請求項６記載の制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US365,403 | 1989-06-13 | ||
| US07/365,403 US5006736A (en) | 1989-06-13 | 1989-06-13 | Control circuit for rapid gate discharge |
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|---|---|
| JPH0330512A true JPH0330512A (ja) | 1991-02-08 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2152881A Expired - Fee Related JP2998175B2 (ja) | 1989-06-13 | 1990-06-13 | 制御回路 |
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| JP (1) | JP2998175B2 (ja) |
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| JPS5888931A (ja) * | 1981-11-20 | 1983-05-27 | Matsushita Electric Works Ltd | スイツチング回路 |
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| US4500801A (en) * | 1982-06-21 | 1985-02-19 | Eaton Corporation | Self-powered nonregenerative fast gate turn-off FET |
| US4488068A (en) * | 1982-09-28 | 1984-12-11 | Eaton Corporation | Bidirectional drain to drain stacked FET gating circuit |
| US4487458A (en) * | 1982-09-28 | 1984-12-11 | Eaton Corporation | Bidirectional source to source stacked FET gating circuit |
| US4777387A (en) * | 1984-02-21 | 1988-10-11 | International Rectifier Corporation | Fast turn-off circuit for photovoltaic driven MOSFET |
| JPS60154713A (ja) * | 1984-01-24 | 1985-08-14 | Seiko Epson Corp | 低ノイズｍｏｓアナログスイツチ回路 |
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| JPS61296819A (ja) * | 1985-06-25 | 1986-12-27 | Fuji Electric Co Ltd | 複合形スイツチ素子回路 |
| US4804866A (en) * | 1986-03-24 | 1989-02-14 | Matsushita Electric Works, Ltd. | Solid state relay |
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| DE3723786A1 (de) * | 1987-07-16 | 1989-01-26 | Licentia Gmbh | Anordnung zur selbsttaetigen ueberstromabschaltung |
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-
1989
- 1989-06-13 US US07/365,403 patent/US5006736A/en not_active Expired - Lifetime
-
1990
- 1990-05-21 EP EP19900109646 patent/EP0402663A3/en not_active Withdrawn
- 1990-06-08 KR KR1019900008400A patent/KR910002128A/ko not_active Application Discontinuation
- 1990-06-13 JP JP2152881A patent/JP2998175B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
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| US5006736A (en) | 1991-04-09 |
| KR910002128A (ko) | 1991-01-31 |
| EP0402663A2 (en) | 1990-12-19 |
| EP0402663A3 (en) | 1991-12-11 |
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