JPS62122261A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62122261A JPS62122261A JP26275485A JP26275485A JPS62122261A JP S62122261 A JPS62122261 A JP S62122261A JP 26275485 A JP26275485 A JP 26275485A JP 26275485 A JP26275485 A JP 26275485A JP S62122261 A JPS62122261 A JP S62122261A
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- transistor
- type
- capacitor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電源スィッチを°“オフ′”した時に電源
電圧の降下を検出して回路機能を制御する半導体集積回
路に関するものである。
電圧の降下を検出して回路機能を制御する半導体集積回
路に関するものである。
第４図は従来の半導体集積回路の動作の一例を説明する
ための図である。第４図において、１はスイッチ、２は
電源端子、３は増幅器、４はミュート回路、ＤＩ、Ｄ２
は第１および第２のダイオード、Ｑｌ、Ｑ２は駆動トラ
ンジスタとなるＰＮＰ トランジスタおよび制御トラン
ジスタとなるＮＰＮトランジスタ、Ｃはコンデンサ、Ｖ
ＣＣはその電圧がｖｅｃである電源である。スイッチ１
が“オン”の定常状態では、ＰＮＦトランジスタＱ＋
（７）ベース電位Ｖｅおよびエミッタ電位ｖＥは等しく
。
ための図である。第４図において、１はスイッチ、２は
電源端子、３は増幅器、４はミュート回路、ＤＩ、Ｄ２
は第１および第２のダイオード、Ｑｌ、Ｑ２は駆動トラ
ンジスタとなるＰＮＰ トランジスタおよび制御トラン
ジスタとなるＮＰＮトランジスタ、Ｃはコンデンサ、Ｖ
ＣＣはその電圧がｖｅｃである電源である。スイッチ１
が“オン”の定常状態では、ＰＮＦトランジスタＱ＋
（７）ベース電位Ｖｅおよびエミッタ電位ｖＥは等しく
。
ｖＢ＝ｖＥ
であり、ベース−エミッタ間は順方向にバイアスされな
いため、ＰＮＰトランジスタＱ１はカットオフである。
いため、ＰＮＰトランジスタＱ１はカットオフである。
ここで、スイッチ１をオフにすると、電源端子２の電圧
Ｖが降下するにつれてＰＮＰトランジスタＱ１のベース
電位ｖ８が低下するが、エミッタ電位ＶＥはコンデンサ
Ｃに電荷が蓄積されているため、その電位が保持される
。したかって、ＰＮＰ）ランジスタＱ１のベース電位Ｖ
ａが所定の電圧まで降下した時、ＰＮＰトランジスタＱ
１が“オン”となりＮＰＮ ）ランジスタＱ２が駆動さ
れる。そして、このＮＰＮ ）ランジスタＱ２のコレク
タ出力によって、ミュート回路４を動作させることによ
り、電源オフミュートを行うことができる。
Ｖが降下するにつれてＰＮＰトランジスタＱ１のベース
電位ｖ８が低下するが、エミッタ電位ＶＥはコンデンサ
Ｃに電荷が蓄積されているため、その電位が保持される
。したかって、ＰＮＰ）ランジスタＱ１のベース電位Ｖ
ａが所定の電圧まで降下した時、ＰＮＰトランジスタＱ
１が“オン”となりＮＰＮ ）ランジスタＱ２が駆動さ
れる。そして、このＮＰＮ ）ランジスタＱ２のコレク
タ出力によって、ミュート回路４を動作させることによ
り、電源オフミュートを行うことができる。
上記のような従来の半導体集積回路では、第１および第
２のダイオードＤ１．Ｄ２ 、ＰＮＰ）ランジスタＱ
＋、ＮＰＮトランジスタＱ２等の能動素子が４つ必要で
あり、チップ面積が増大するという問題点があった。
２のダイオードＤ１．Ｄ２ 、ＰＮＰ）ランジスタＱ
＋、ＮＰＮトランジスタＱ２等の能動素子が４つ必要で
あり、チップ面積が増大するという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、チップ面積の減少が可能な半導体集積回路を得る
ことを目的とする。
ので、チップ面積の減少が可能な半導体集積回路を得る
ことを目的とする。
この発明に係る半導体集積回路は二手導体チップ上に構
成された制御トランジスタと；一方の電極が接地された
コンデンサと；半導体チップ上で他の領域と分離され電
源に接続されたｎ型のエピタキシャル層と、このｎ型の
エピタキシャル層内に形成されその一端がコンデンサの
接地されていない他方の電極に接続され他端が電源に接
続されたｐ型の第１の抵抗領域と、ｎ型のエピタキシャ
ル層内に形成されその一端が制御トランジスタのベース
に接続されたｐ型の第２の抵抗領域とから構成される駆
動トランジスタと；を備えたものである。
成された制御トランジスタと；一方の電極が接地された
コンデンサと；半導体チップ上で他の領域と分離され電
源に接続されたｎ型のエピタキシャル層と、このｎ型の
エピタキシャル層内に形成されその一端がコンデンサの
接地されていない他方の電極に接続され他端が電源に接
続されたｐ型の第１の抵抗領域と、ｎ型のエピタキシャ
ル層内に形成されその一端が制御トランジスタのベース
に接続されたｐ型の第２の抵抗領域とから構成される駆
動トランジスタと；を備えたものである。
この発明においては、電源の電圧が所定の値以下に低下
した時駆動トランジスタが動作し、その出力によって制
御トランジスタが駆動される。
した時駆動トランジスタが動作し、その出力によって制
御トランジスタが駆動される。
第１図（ａ）、（ｂ）はこの発明の半導体集積回路の一
実施例を説明するための等価回路図で、第４図と同一符
号は同一部分を示し、５はｐ型の第１の抵抗領域による
抵抗器、６はｐ型の第２の抵抗領域による抵抗器、７は
ｎ型のエピタキシャル層、Ｑ３はスイッチ１が“オフ“
で電源端子２の電圧■が所定の値となった時に出現する
駆動トランジスタであるＰＮＰトランジスタである。
実施例を説明するための等価回路図で、第４図と同一符
号は同一部分を示し、５はｐ型の第１の抵抗領域による
抵抗器、６はｐ型の第２の抵抗領域による抵抗器、７は
ｎ型のエピタキシャル層、Ｑ３はスイッチ１が“オフ“
で電源端子２の電圧■が所定の値となった時に出現する
駆動トランジスタであるＰＮＰトランジスタである。
また第２図は第１図に示した抵抗器５，６およびＰＮＰ
）ランジスタＱ３の構成を説明するための図で、第１図
と同一符号は同一部分を示し、８はｐ型の第１の抵抗領
域であるｐ型層、９はｐ型の第２の抵抗領域であるｐ型
層である。
）ランジスタＱ３の構成を説明するための図で、第１図
と同一符号は同一部分を示し、８はｐ型の第１の抵抗領
域であるｐ型層、９はｐ型の第２の抵抗領域であるｐ型
層である。
次に動作について説明する。
スイッチ１が“オン”の定常状態では、第１図（ａ）に
示す状態となっており、コンデンサＣは抵抗器５を介し
て充電されている０次に、スイッチ１を゛オフ゛′にす
ると、電源端子２の電圧Ｖが降下し、ＰＮＰ トランジ
スタＱ３のベースｔ 位Ｖ ｅが所定の値以下になると
、コンデンサＣに電荷が蓄積されているため、第２図に
示したｐ型層８とｎ型のエピタキシャル層７間が順方向
にバイアスされ第１図（ｂ）に示す状態となる。すなわ
ち、ＰＮＰトランジスタＱ３が出現して動作し、その出
力がＮＰＮＩランジスタＱ２のベースに加わり、ＮＰＮ
トランジスタＱ２が駆動される。したがって、ミュート
回路４がＮＰＮ ）ランジスタＱ２のコレクタ出力によ
り動作し、電源オフミュートを行うことができる。
示す状態となっており、コンデンサＣは抵抗器５を介し
て充電されている０次に、スイッチ１を゛オフ゛′にす
ると、電源端子２の電圧Ｖが降下し、ＰＮＰ トランジ
スタＱ３のベースｔ 位Ｖ ｅが所定の値以下になると
、コンデンサＣに電荷が蓄積されているため、第２図に
示したｐ型層８とｎ型のエピタキシャル層７間が順方向
にバイアスされ第１図（ｂ）に示す状態となる。すなわ
ち、ＰＮＰトランジスタＱ３が出現して動作し、その出
力がＮＰＮＩランジスタＱ２のベースに加わり、ＮＰＮ
トランジスタＱ２が駆動される。したがって、ミュート
回路４がＮＰＮ ）ランジスタＱ２のコレクタ出力によ
り動作し、電源オフミュートを行うことができる。
またスイッチ１が°゛オンの定常状態が第３図に示すよ
うに、第２図に示したｎ型のエピタキシャル層７内に形
成される抵抗領域による抵抗器５ａ、５ｂを２つ設けた
構成とすることにより、ＮＰＮトランジスタＱ２を駆動
させる電源端子２の電圧Ｖを抵抗値Ｒ１，Ｒ２によって
設定することもできる。
うに、第２図に示したｎ型のエピタキシャル層７内に形
成される抵抗領域による抵抗器５ａ、５ｂを２つ設けた
構成とすることにより、ＮＰＮトランジスタＱ２を駆動
させる電源端子２の電圧Ｖを抵抗値Ｒ１，Ｒ２によって
設定することもできる。
この発明は以上説明したとおり、半導体チップ上に構成
された制御トランジスタと；一方の電極が接地されたコ
ンデンサと；半導体チップ上で他の領域と分離され電源
に接続されたｎ型のエピタキシャル層と、このｎ型のエ
ピタキシャル層内に形成されその一端がコンデンサの接
地されていない他方の電極に接続され他端が電源に接続
されたーＰ型の第１の抵抗領域と、ｎ型のエピタキシャ
ル層内に形成されその一端が制御トランジスタのべ−ス
に接続されたｐ型の第２の抵抗領域とから構成される駆
動トランジスタと；を備えたので、電源の電圧が所定の
値以下に低下した時に駆動トランジスタによって制御ト
ランジスタを駆動する半導体集積回路を少ない能動素子
数で構成でき、チップ面積の減少が可能になるという効
果がある。
された制御トランジスタと；一方の電極が接地されたコ
ンデンサと；半導体チップ上で他の領域と分離され電源
に接続されたｎ型のエピタキシャル層と、このｎ型のエ
ピタキシャル層内に形成されその一端がコンデンサの接
地されていない他方の電極に接続され他端が電源に接続
されたーＰ型の第１の抵抗領域と、ｎ型のエピタキシャ
ル層内に形成されその一端が制御トランジスタのべ−ス
に接続されたｐ型の第２の抵抗領域とから構成される駆
動トランジスタと；を備えたので、電源の電圧が所定の
値以下に低下した時に駆動トランジスタによって制御ト
ランジスタを駆動する半導体集積回路を少ない能動素子
数で構成でき、チップ面積の減少が可能になるという効
果がある。
第１図（ａ）、（ｂ）はこの発明の半導体集積回路の一
実施例を説明するための等価回路図、第２図は第１図に
示した抵抗器およびＰＮＰ）ランジスタの構成を説明す
るための図、第３図はこの発明の他の実施例を説明する
ための等価回路図、第４図は従来の半導体集積回路の一
例を説明するための図である。 図において、５．６は抵抗器、７はｎ型のエピタキシャ
ル層、８，９はｐ型の第１および第２の抵抗領域、ｖｃ
ｃは電源、Ｃはコンデンサ、Ｑ３は駆動トランジスタ、
Ｑ２は制御トランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 リフ。吸菖ηトランジうタ 第２図 第３図 第４図 手続補正書（自発）
実施例を説明するための等価回路図、第２図は第１図に
示した抵抗器およびＰＮＰ）ランジスタの構成を説明す
るための図、第３図はこの発明の他の実施例を説明する
ための等価回路図、第４図は従来の半導体集積回路の一
例を説明するための図である。 図において、５．６は抵抗器、７はｎ型のエピタキシャ
ル層、８，９はｐ型の第１および第２の抵抗領域、ｖｃ
ｃは電源、Ｃはコンデンサ、Ｑ３は駆動トランジスタ、
Ｑ２は制御トランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 リフ。吸菖ηトランジうタ 第２図 第３図 第４図 手続補正書（自発）
Claims (1)
- 半導体チップ上に構成された制御トランジスタと；一方
の電極が接地されたコンデンサと；前記半導体チップ上
で他の領域と分離され電源に接続されたｎ型のエピタキ
シャル層と、このｎ型のエピタキシャル層内に形成され
その一端が前記コンデンサの接地されていない他方の電
極に接続され他端が前記電源に接続されたｐ型の第１の
抵抗領域と、前記ｎ型のエピタキシャル層内に形成され
その一端が前記制御トランジスタのベースに接続された
ｐ型の第２の抵抗領域とから構成される駆動トランジス
タと；を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26275485A JPS62122261A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26275485A JPS62122261A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122261A true JPS62122261A (ja) | 1987-06-03 |
Family
ID=17380122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26275485A Pending JPS62122261A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122261A (ja) |
-
1985
- 1985-11-22 JP JP26275485A patent/JPS62122261A/ja active Pending
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