JPH03229177A

JPH03229177A - 第１、第２の回路を有する集積回路

Info

Publication number: JPH03229177A
Application number: JP2284096A
Authority: JP
Inventors: Jeffrey A Niehaus; ジェフリー　エー．ニーホウス
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-10-23
Filing date: 1990-10-22
Publication date: 1991-10-11
Also published as: US5068599A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、−船釣に、集積回路に関連し、更に詳しくは
、第１の回路と第２の回路とを分岐的に有する集積回路
に関する。

〈従来の技術〉集積回路分野においては、個々独立の機能を遂行すべく
、２つ又はそれ以上の数の、独立した回路を設けること
が、しばしば要請されている。しかしながら、集積回路
素子で使用されるビンの数は、制限されていることが望
ましい。

従来技術による素子にあっては、１つのビンから、２つ
又はそれ以上の数の回路の１つに対して選択的に信号を
送るのに、マルチプレクサが使用されてきた。例えば、
メモリチップでは、同一のデータビンが、読み出し機能
と書込み機能の双方に対して使用される。

〈発明が解決しようとする問題点〉しかしながら、このメモリチップでは、制御信号が入力
される必要があるので、追加的なピン（例えば、読出し
／書込みピン）を集積回路に設けることが不可欠である
。

場合によっては、集積回路の通常の動作時には使用され
ない回路を上記集積回路上に付加することが好ましいこ
とがある。例えば、集積回路全体の動作特性をテストす
ることができる回路を集積回路中に設けるのが好ましい
場合もあろう。この種の回路は、一般に、集積回路が動
作状態にないときにだけ使用される。従って、テスト用
回路の専用ピンのすべては、集積回路の通常の動作時に
は使用されない。それ故、集積回路に余分なパッケージ
ピンを追加することなしに、２つ又はそれ以上の数の回
路の１つを選択的に活性化するための装置に対する需要
が、当業界において喚起されている。

〈問題点を解決するための手段〉本発明によって、従来の回路に関する問題点を実質的に
解決するところの、第１、第２の回路を有する集積回路
が提供される。

本発明の集積回路は、第１、第２の回路を含んでおり、
これらの回路の各々は、第１のパッケージピンに接続さ
れている。パッケージピンに接続された活性化回路は、
第１のパッケージピン上の第１の信号に応答して、第１
パツケージビンを第１の回路に対して接続するように作
動し、さらに、第１のパッケージピン上の第２の信号に
応答して、第１のパッケージピンを第２の回路に対して
接続するように作動する。

本発明のかかる第１の要旨により提供される技術上の利
点としては、パッケージピン上の信号に応答して、第１
の回路か又は第２の回路かのいずれか一方に対してパッ
ケージピンが接続可能になることで、余分なパッケージ
ピンを追加する必要性がなくなるということが挙げられ
る。

本発明の第２の要旨では、テスト回路が、第１のパッケ
ージピンに接続されている。このテスト回路は、２つの
同一定格のエミッタフォロワを含んでいる。これらのエ
ミッタフォロワのコレクタは、第１のパッケージピンに
接続されている。

方、これらのエミッタフォロワのエミッタは、付加的な
第２、第３のパッケージピンに接続されている。さらに
、これらのエミッタフォロワの各ベースは、端子間電圧
差の測定対象である能動素子の各端子に接続されている
。本発明のかかる第２の要旨は、別の機能に供されるパ
ッケージピンを介して、正確な端子間電圧差を測定可能
にするという技術上の利点を伴う。

〈実施例〉本発明の好ましい実施例は、図面の第１図乃至第３図を
参照することによって、最も良（理解されよう。図面の
名菓を通して、同じ参照符号が、同じ対応する構成要素
に対して付されている。

第１図は、本発明の集積回路を示すブロック図であって
、本発明の集積回路全体が、参照数字１０で表示されて
いる。本発明の集積回路１０において、第１の回路は、
Ｖｃｃビン（又は、他の電圧供給線）のほか集積回路ｌ
Ｏの他のパッケージピンにも接続されている。活性化回
路１６は、Ｖｃｃピンとピン１５とに接続されており、
ピン１５は、１つ又はそれ以上の数のパッケージピン１
４を含んでいる。

活性化回路１６は、第２の回路１７に接続されている。

作動に際して、第１の回路１２は、集積回路ｌＯの通常
の作動時に活性化されるのが普通である。

ピン１５における所定の信号に応答して、活性化回路１
６は、第２の回路１７をピン１５に接続する。

本発明の好ましい実施例において、活性化回路１６は、
接地に対してＶｃｃピンの電圧かｌボルト未満である場
合（バイポーラ回路について言えば）にのみ、第２の回
路１７をピン１５に接続する。Ｖｃｃビンの電圧が１ボ
ルト未満の場合に、第１の回路１２は、不活性化される
。逆に、Ｖｃｃピンの電圧が、５ボルト（高電圧の方の
電源）の場合に、活性化回路１６は、ピン１５上の信号
にかかわらず、第２の回路１７を不活性化する。

第２図は、本発明の実施例を示す概略的な回路図であっ
て、この回路構成では、ＦＥＴ　（電界効果トランジス
タ）の動作特性が、第２の回路１７にて測定可能である
。第２の回路１７には、ＦＥＴ　１８として図示されて
いる被テスト素子のほか、トランジスタ２０と、２個の
同一導電型のＮＰＮ型トランジスタ２２．２４とが含ま
れている。

同一定格の２つの電流電源２６．２８は、集積回路１０
の外部に設けられ、各別に２つのパッケージピン３０．
３２を介して、２つのトランジスタ２２．２４にそれぞ
れ接続されている。

活性化回路１６には、スイッチングトランジスタ３４と
、２つのツェナーダイオード３６．３８と、３つの抵抗
器４０．４２．４４とが含まれている。２つのパッケー
ジピン４６．４８は、各別に活性化回路Ｉ６に接続され
、途中分岐で第１の回路１２（図示せず）にも接続され
ている。

抵抗器４０の一端は、Ｖｃｃピンに接続され、その他端
は、スイッチングトランジスタ３４０ベースに接続され
ている。抵抗器４２は、スイッチングトランジスタ３４
のベースと接地間に接続されている。スイッチングトラ
ンジスタ３４のエミッタは、接地され、そりコレクタは
、抵抗器４４の一端に接続されている。抵抗器４４の他
端は、ダイオード３６のアノードに接続され、そのダイ
オード３６のカソードが、パッケージピン４６に延びて
いる。

トランジスタ２０のベースは、スイッチングトランジス
タ３４のコレクタに接続され、トランジスタ２０のコレ
クタは、パッケージピン４６に延びており、さらにトラ
ンジスタ２０のエミッタは、トランジスタ２４のベース
に接続されている。トランジスタ２４のコレクタは、パ
ッケージピン４６に延び、トランジスタ２４のエミッタ
は、パッケージピン３２を介して、電流電源２８に接続
されている。トランジスタ２２０ベースは接地され、ト
ランジスタ２２のコレクタは、パッケージピン４６に延
びており、さらにトランジスタ２２のエミッタは、パッ
ケージピン３０を介して、電流電源２６に接続されてい
る。ＦＥＴ１８のドレインは、トランジスタ２０のエミ
ッタに接続され、該ＦＥＴ　１８のソースは接地され、
さらにＦＥＴ　１８のゲートは、ダイオード３８のアノ
ードに接続されている。ダイオード３８のカソードは、
パッケージピン４８に接続されている。

作動に際しては、ＦＥＴ　１８のソース、ドレイン間の
電位差が、以下のようにして測定可能である。

先ず、Ｖｃｃピンの電圧が、接地に対してｌボルト未満
に低下されることにより、スイッチングトランジスタ３
４が遮断状態となって、不活性化される。次いで、ツェ
ナーダイオード３６．３８のツェナー降伏電圧を超える
電圧が、パッケージピン４６．４８に印加されると、該
ダイオード３６．３８が導通状態になる。一般に、ツェ
ナーダイオードの降伏電圧は、５ボルトに設定されてお
り、これにより、パッケージピン４６．４８に印加され
る正規の論理信号によっては、該ダイオード３６．３８
の降伏が起こらないようになっている。パッケージピン
４８での電圧が、ダイオード３８の降伏電圧以上の正規
の論理信号電圧を超えて、更に増大してゆくことによっ
て、ＦＥＴ　１８のゲート電圧が増大変化するであろう
。同様に、ＦＥＴ　ｉ８のドレインとトランジスタ２４
のベースの電圧に関しては、パッケージピン４６の電圧
をダイオード３６の降伏電圧以上に増大させることで、
変化可能になる。ここで、２つの電圧値が、２つのパッ
ケージピン３０．３２にて読出可能であり、これら２つ
の電圧の差は、ＦＥＴ　１８のソース、トレイン間に現
れる電圧差を表している。ＦＥＴ　１８を通過するドレ
イン電流を変化させながら、そのドレイン、ソース間電
圧ＶＤＳ’を測定することによって、特性曲線がプロッ
ト可能であり、さらにその特性曲線依存で、部品（ＦＥ
Ｔ　１８）の選り分けが可能である。トランジスタ２２
．２４は、既述のとおり、ＦＥＴ　１８のドレイン、ソ
ース（接地）間の電圧を正確に測定することを可能にす
る。電流電源２６．２８が、互いに均等の電流を流すよ
うに設定されているので、トランジスタ２２．２４の各
ベース、エミッタ間電圧Ｖｂｅは等電圧である。同一サ
イズのトランジスタ２６．２８を使用することによって
、製造条件の変動に係りな（、等電圧のベース、エミッ
タ間電圧Ｖｂｅが確保される。

従って、トランジスタ２２．２４の各エミッタ電圧を測
定することで、ＦＥＴ　１８のドレイン、ソース間電圧
に関し、正確な測定が可能となる。第２の回路１７が不
活性化された場合には、第１の回路１２に対してパッケ
ージピン３０．３２が使用可能になる。

テスト回路１７によって実行可能な別のテストは、ツェ
ナーダイオードの降伏電圧に関するテストである。この
テストは、電流が検出されるまで、パッケージピン４６
．４８に印加される電圧を増大させることで実行可能で
ある。

テスト終了後、第１の回路１２が、通常の稼働状態にあ
る場合には、Ｖｃｃピン上の電圧は、約５ボルトであり
、そしてパッケージピン４６．４８上の電圧は、ツェナ
ーダイオード３６．３８の降伏が起こる恐れのない程度
の十分に低い電圧になっている。

従って、スイッチングトランジスタ３４が導通状態にな
って、該トランジスタ３４のコレクタが接地されるが、
この場合、公称量のベース電流のみがトランジスタ２０
のベースに流入する。その結果、７２１〜回路１７は、
電気的に集積回路ＩＯから取り外されるので、該回路１
７が第１の回路１２の通常の作動に対して影響を及ぼす
ことはない。

第３図は、本発明の第２の実施例を示す概略的な回路図
であって、この実施例は、テスト回路１７でトランジス
タ５２のベータ値を測定するのに使用される。活性化回
路１６は、第２図の関連で図示されたものと実質的には
同じ構成のものである。

第２の回路、即ちテスト回路１７には、ダイオード５０
が含まれている。ダイオード５０は、そのアノードがト
ランジスタ３４のコレクタに接続されており、そのカソ
ードがＮＰＮ型トランジスタ５２のベースに接続されて
いる。トランジスタ５２のコレクタは、ツェナーダイオ
ード３８のアノードに接続されている。トランジスタ５
２のエミッタは、接地されている。エミッタフォロワ結
線のトランジスタ５４．５６は、双方のコレクタがパッ
ケージピン４６番こ共通接続されており、各エミ・ツタ
がバ・ソケージビン３０．３２に各別に接続されている
。トランジスタ５４のベースは、接地されており、トラ
ンジスタ５６０ベースは、トランジスタ５２のベースに
接続されている。

第２図に示されるのと同様に、外部電流電源２６．２８
が、パッケージピン３０．３２に、各別に接続されてい
る。

第２図に関連して説明されているように、第２の回路１
７は、Ｖｃｃドレイン加される電圧値が、１ボルト未満
になり、かつパッケージピン４６．４８に印加される電
圧が、ダイオード３６．３８の降伏電圧値以上に増大す
る場合に、稼働状態になる。

エミッタフォロワ５４．５６によって、トランジスタ５
２のベース、エミッタ間電圧に関し、正確な測定が可能
となる。パッケージピン４６．４８に印加される電圧を
変化させることで、トランジスタ５２の特性か測定可能
である。

通常の動作に際しては、第１の回路１２が活性化される
と、Ｖｃｃドレイン圧値が高くなり、かつパッケージピ
ン４６．４８に印加される電圧が、正規の論理信号レベ
ルになる。それ故、第２の回路１７は、効果的に不活性
化されるので、集積回路１０の通常の動作が第２の回路
１７から干渉を受けることはない。

以上、本発明は、２つのパッケージピン４６．４８を選
択的に第２の回路１７に対して接続する活性化回路１６
を採用するものとして説明されてきたが、活性化回路１
６からの作用を受けるパッケージピンの本数に関しては
、１本から、集積回路全体でのパッケージピン（但し、
Ｖｃｃピンと接地ピンを除く）の総本数までの間の任意
の本数であってよい。１本ビン用の活性化回路は、本発
明の出願と同時に出願され、本願明細書中に参考として
組込まれているところの、米国特許出願ＮＯ（発明の名
称：論理アレイ用の電圧スイッチング回路、出願人：オ
ーブンズ（０ｖｅｎｓ　）ほか）に、開示されている。

更に、他の素子特性のうちの、電流や、利得や、電位や
、降伏電圧を測定するように作動するテスト回路も、本
発明を使用することによって実現可能である。

本発明の上記実施例において、ツェナーダイオードは、
１つ又はそれ以上の数のパッケージピンに印加される電
圧を検出するのに使用される。

同様の電圧検出回路も又、使用可能であり、それの使用
の際には、電圧検出回路の降伏電圧の値が適切に設定さ
れる。

本発明は、従来の集積回路を凌駕した顕著な技術上の利
点を提供する。既述の通り、ここでは、パッケージピン
が、制御用に１つ又はそれ以上の数のパッケージピンを
専用に当てる必要なしに、第１の回路と第２の回路の双
方に対して共用可能である。

以上で、本発明の詳細な説明されたが、ここで留意すべ
きは、特許請求の範囲の欄に記載された本発明の精神及
び技術的範囲を逸脱することなしに、種々の変形や、置
き換えや、修正などを本発明の実施例に対して施すこと
ができるということである。

〈発明の要約〉集積回路ｌＯは、第１の回路１２と第２の回路１７を含
んでいる。活性化回路１６により、パッケージピン１５
上の電圧に応答して、第１の回路１２と第２の回路１７
との間で、パッケージピン１５が共用可能になる。活性
化回路１６は、さらに、不活性化回路を含んでおり、こ
れにより、Ｖｃｃピン上の所定電圧に応答して、第２の
回路１７を非稼働状態にし、一方、Ｖｃｃピン上の接地
電圧に応答して、第２の回路１７を稼働状態にする。

〈その他の開示事項〉１、第１、第２の回路を含む集積回路であって、該集積
回路に接続された第１のパッケージピンと、該第１のパッケージピンに接続され、第１のパッケージ
ピン上の第１の信号に応答して、第１のパッケージピン
な第１の回路に対して接続し、さらに第１のパッケージ
ピン上の第２の信号に応答して、第１のパッケージピン
な第２の回路に対して接続するように作動する活性化回
路とをさらに含んで成る集積回路。

２、該使用可能化回路は、該第１パツケージピンにおけ
るほぼ正規の高電源電圧側の電圧値よりも低いか又は該
電圧値に等しい値の電圧に応答して、該第１パツケージ
ピンを、該１次分岐回路に接続させるように、作動化さ
れ得ることを特徴とする特許請求の範囲第１項記載の集
積回路。

３、該使用可能化回路は、該第１パツケージピンにおけ
るほぼ該正規の高電源電圧側の電圧値よりも大きな値の
電圧に応答して、該第１パツケージピンを、該２次分岐
回路に接続させるように作動化され得ることを特徴とす
る特許請求の範囲第２項記載の集積回路。

４、該使用可能化回路は、電圧レベル検出器を含み、該
第１信号は、該電圧レベル検出器の降伏電圧よりも低い
電圧値を有する信号であり、そして該第２信号は、該降
伏電圧よりも大きな電圧値を有する信号であること、を特徴とする特許請求の範囲第１項記載の集積回路。

５、該電圧レベル検出器は、ツェナーダイオードを含む
ことを特徴とする特許請求の範囲第４項記載の集積回路
。

６、更に、第２パツケージピンと、使用不可能化回路と
を含み、該使用不可能化回路は、該第２パツケージピン
における所定の信号に応答して、該第１次及び該第２次
分岐回路の所定の一方を使用不可能化するように作動化
され得ること、を特徴とする特許請求の範囲第１項記載
の集積回路。

７、該第２パツケージピンは、該集積回路の該高電源電
圧側のノード（節点）に接続されることを特徴とする特
許請求の範囲第６項記載の集積回路。

８、該使用不可能化回路は、該第２パツケージピンの電
圧値が、所定の電圧よりも低くなった時に、該１次分岐
回路を、使用不可能化にするように作動化され得ること
を特徴とする特許請求の範囲第７項記載の集積回路。

９、該使用不可能化回路は、該第２パツケージピンの電
圧値が、少なくとも４．５ボルトのＶｃｃ電源電圧に接
続された時に、該１次分岐回路を、使用不可能化するよ
うに作動化され得ることを特徴とする特許請求の範囲第
８項記載の集積回路。

１０、該使用不可能化回路は、トランジスタを含み、該
トランジスタは、自己のベースを、抵抗器を介して、該
第２パツケージビンに接続させると共に、自己のエミッ
タを接地させ、そして自己のコレクタを、該ツェナーダ
イオードのアノードに接続させていることを特徴とする
特許請求の範囲第９項記載の集積回路。

１１　　第２の回路が、電流、利得、電位、或いは降伏
電圧のような素子の動作特性を決定するように作動する
テスト回路である特許請求の範囲第（１）項記載の集積
回路。

１２、該１次分岐回路において、該素子の第１及び第２
端子間に跨がる電位差を測定するように作動化され得る
測定回路を、該集積回路が更に含むことを特徴とする特
許請求の範囲第１１項記載の集積回路。

１３　　該測定回路は、該素子の第１及び第２端子に、それぞれ結合された第１
及び第２測定パツケージピンと、第１及び第２トランジ
スタであって、該第１及び該第２トランジスタは、各自
のベースを、それぞれ該素子の該第１及び該第２端子に
接続させると共に、各自のエミッタを、それぞれ該第１
及び該第２測定パツケージビンに接続させ、それによっ
て、該第１及び該第２トランジスタのベース・エミッタ
電圧が、該第１及び該第２トランジスタの各々を介して
所定の電流を分割することにより、平衡化され得るよう
にする、該第１及び該第２トランジスタタとを含むこと
を特徴とする特許請求の範囲第１２項記載の集積回路。

１４、該第１及び該第２トランジスタは、同一サイズを
有し、それによって、該第１及び該第２トランジスタの
各々を通る電流量が互いに等しい時に、該第１及び該第
２トランジスタの各自のベス・エミッタ電圧が互いに等
しくなることを特徴とする特許請求の範囲第１３項記載
の集積回路。

１５１次及び２次分岐回路の間で、集積回路のパッケー
ジピンを共用するための、下記工程を含む方法。

該パッケージピンにおける第１信号に応答して、該１次
分岐回路に、該パッケージピンを接続させる１次分岐回
路接続工程と、該パッケージピンにおける第２信号に応答して、該第２
分岐回路に、該パッケージピンな接続させる２次分岐回
路接続工程と、１６　　特許請求の範囲第１５項記載の方法であって、
更に下記工程を含む方法。

第２パツケージピンにおける所定の信号に応答して、該
１次分岐回路を使用不可能化すると共に、該２次分岐回
路を使用可能化する使用不可能化／使用可能化工程。

１７、該使用不可能化／使用可能化工程は、該集積回路
のＶｃｃノードを大地に短絡させる短絡工程を含むこと
を特徴とする特許請求の範囲第１６項記載の方法。

１８　　該２次分岐回路接続工程は、該パッケージピン
と該２次分岐回路との間に接続されたツェナーダイオー
ドのカソードに、該ツェナーダイオードの降伏電圧を超
える値の電圧を印加する工程を含むことを特徴とする特
許請求の範囲第１５項記載の方法。

１９、該２次分岐回路は、テスト回路であり、そして該
方法は更に、素子の２つの端子間の電位差を測定する測
定工程を含むことを特徴とする特許請求の範囲第１５項
記載の方法。

２０　　該測定工程は、２つのエミッタフォロワトラン
ジスタのベースが該素子の第１及び第２端子に各々、接
続されているところの、該２つのエミッタフォロワトラ
ンジスタの双方のエミッタ間の電圧値を測定する電圧値
測定工程を含むことを特徴とする特許請求の範囲第１９
項記載の方法。

２１　　該エミッタフォロワトランジスタの各自のベー
ス・エミッタ電圧は、該エミッタフォロワトランジスタ
の各々を介して、所定の電流を流すことによって、互い
に等しい値に設定されることを特徴とする特許請求の範
囲第２０項記載の方法。

２２、該測定工程は、該エミッタフォロワトランジスタ
の双方のコレクタに接続された該パ・ソケージピン間の
電圧差を測定する測定工程を含むことを特徴とする特許
請求の範囲第２０項記載の方法。

２３、素子の第１及び第２端子間の電圧差を測定するた
めの測定回路であって、各々、所定の電流を導通させるように作動化され得る第
１及び第２電流電源と、第１及び第２トランジスタであって、該第１及び該第２
トランジスタのエミッタを、それぞれ該第１及び該第２
電流電源に接続させると共に、該第１及び該第２トラン
ジスタのベースを、それぞれ該素子の該第１及び該第２
端子に接続させ、それによって、該第１及び該第２トラ
ンジスタのベース・エミッタ電圧を互いに等しくすると
ころの、該第１及び該第２トランジスタと、を含む測定
回路。

２４　　該第１及び該第２トランジスタは、同一サイズ
のものであることを特徴とする特許請求の範囲第２３項
記載の測定回路。

２５　　該第１及び該第２トランジスタは、互いに等し
い量の電流を導通させることを特徴とする特許請求の範
囲第２４項記載の測定回路。

２６　　素子の第１及び第２端子間の電圧差を測定する
測定方法であって、下記工程を含む測定方法。

自己のベースを、該素子の該第１端子に接続させた第１
エミツタフオロワトランジスタを介して、所定の電流を
分割する第１分割工程と、自己のベースを、該素子の該
第２端子に接続させた第２エミツタフオロワトランジス
タを介して、所定の電流を分割し、それによって、該第
１及び該第２エミツタフオロワトランジスタのベス・エ
ミッタ電圧を、互いに等しくする、第２分割工程と、該第１及び該第２エミツタフオロワトランジスタの双方
のエミッタ間の電位差を測定する測定工程。

２７、該第１及び該第２エミツタフオロワトランジスタ
は、同一サイズのものであり、それによって、該第１及
び該第２エミツタフオロワトランジスタの各々を介して
、互いに等しい量の所定の電流が導通させられることに
より、該第１及び該第２エミツタフオロワトランジスタ
の各々のベース・エミッタ電圧が、互いに等しくされる
ことを特徴とする特許請求の範囲第２６項記載の測定方
法。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロック図である。第２図は、ＦＥＴ　　（電界効果トランジスタ）テスト
回路を活性化又は不活性化するようにした本発明の第１
の実施例を示す概略的・な回路図である。第３図は、バイポーラトランジスタテスト回路を活性化
又は不活性化するようにした本発明の第２の実施例を示
す概略的な回路図である。ＩＯ・・・・・集積回路　　　　１２・・・・・・第１
の回路１５・・・・・・ピン　　　　　　１６・・・・
・・活性化回路１７・・・・・第２の回路　　　２６．
２８・・・・・電流電源４６．４８・・・・・・パッケ
ージピン平成３年３月１１

Claims

【特許請求の範囲】

（１）第１、第２の回路を含む集積回路であって、該集
積回路に接続された第１のパッケージピンと、該第１のパッケージピンに接続され、第１のパッケージ
ピン上の第１の信号に応答して、第１のパッケージピン
を第１の回路に対して接続し、さらに第１のパッケージ
ピン上の第２の信号に応答して、第１のパッケージピン
を第２の回路に対して接続するように作動する活性化回
路とをさらに含んで成る集積回路。
（２）第２の回路が、電流、利得、電位、或いは降伏電
圧のような素子の動作特性を決定するように作動するテ
スト回路である特許請求の範囲第（１）項記載の集積回
路。