JP3644168B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MIS構造の半導体集積回路において、ヒューズ素子を使用した入力回路に関する。
【0002】
【従来の技術】
従来のMIS構造の半導体集積回路において、ヒューズ素子を使用した入力回路は、例えば図3に示すように入力端子1と負電源端子2(以下、「VSS端子」という。)間にヒューズ素子6が接続され、プルアップ抵抗用デプレション型PチャネルMISトランジスタ5が入力端子1と、正電源端子3(以下、「VDD端子」という。)間に接続された回路構成になっていた。
【0003】
【発明が解決しようとする課題】
しかし、従来のヒューズ素子を使用した入力回路の回路構成で、ヒューズ素子の切断状態か未切断状態かによる状態設定を利用してICの特性値バラツキを調整しようとする場合、ヒューズ素子切断の要不要を決定するために入力端子1に外部からハイレベルもしくはローレベルを印加して入力端子1の状態設定後、特性値を測定して特性値が仕様規格内に入るようにヒューズ素子の切断か未切断の状態を決定する必要がある。図3の例で、入力端子1にハイレベルの電圧を印加した時にヒューズ素子6が数百Ω程度の低抵抗値のため入力端子1に多大な入力電流が流れ込むことになる。たとえば、ヒューズ素子6の抵抗値が100Ωで入力端子1に5Vが印加された場合は、5V/100Ω=50mAの電流が流れることになる。一般的にヒューズ素子を使用して特性値の調整を実施する場合、ヒューズ素子を使用した入力回路を有する入力端子を複数個使用して特性値調整する場合が一般的である。図3に示す入力回路を使用した入力端子を例えば3個使用した場合、最大50mA×3=150mAの電流がVSS端子2には流れることになる。このような電流が入力端子1とVSS端子2間に流れると、IC内部の電源配線の配線抵抗により電圧降下が発生する。例えば、電源電圧を検出する回路でICの電源電圧を印加するVSS端子2からIC内部の電源電圧検出回路への電源配線に上述の電流が流れるとICのVSS端子2からIC内部の電源電圧検出回路への電源配線の配線抵抗を1Ωとすると、1Ω×150mA=150mVの電圧降下が発生する。従って、上述のヒューズ素子の状態設定をするための特性値測定をする時に流れる電流により、実使用時の電源電圧検出電圧値と150mVの誤差が発生する場合がある。また、ウエハ検査時のプロービング用の針での接触抵抗による測定誤差もプロービング用の針を流れる電流値に比例して測定誤差を発生する。従って、ウエハ検査時に仕様規格内に合わせ込むため特性値調整の検査を実施しても、上記の電圧降下で発生する誤差により実使用時に仕様規格外の特性値になってしまうという不具合が発生するという課題を有していた。
【0004】
更に、大電流が流れることによりプロービング用針の磨耗が早くなり、頻繁にプロービング針のクリーニング及び交換をする必要があるという課題も有していた。
【0005】
また、特性値調整時に上述の電流を流さないようにテスト回路を設けてテストモードにて模擬的にヒューズの状態設定を決定する回路構成も考えられたが、半導体集積回路のチップ面積の増加につながり、コストアップと小パッケージに実装できないという課題も有していた。
【0006】
そこで、本発明ではこのような課題を解決するもので、その目的とするところは、ヒューズ素子を使用してICの特性値バラツキの調整を実施する場合、ヒューズ素子を使用した入力回路を有する複数の入力端子にハイレベルやローレベルの入力電圧を印加してヒューズ素子の状態を設定する場合に、チップ面積の増加なくヒューズ素子を使用した入力端子に多大な入力電流が流れない回路構成にして、特性値調整用検査時と実使用時で特性値の誤差をなくし正確な特性値調整を可能とすることを提供するところにある。
【0007】
【課題を解決するための手段】
本発明による半導体集積回路は第1の電源端子と、第2の電源端子と、ヒューズ切断用電源端子と、入力端子と、一端が前記第1の電源端子に接続され他の一端が前記入力端子に接続される第1の抵抗素子と、一端が前記入力端子に接続されるヒューズ素子と、アノードが前記ヒューズ素子の他の一端に接続されカソードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第2の電源端子に接続される第2の抵抗素子と、を含むことを特徴とする。
または第1の電源端子と、第2の電源端子と、ヒューズ切断用電源端子と、入力端子と、一端が前記第2の電源端子に接続され他の一端が前記入力端子に接続される第1の抵抗素子と、一端が前記入力端子に接続されるヒューズ素子と、カソードが前記ヒューズ素子の他の一端に接続されアノードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第1の電源端子に接続される第2の抵抗素子と、を含むことを特徴とする。
【0008】
【作用】
本発明の上記の回路構成によれば、ヒューズ素子を使用してICの特性値バラツキの調整を実施する場合、ヒューズ素子を使用した入力端子にハイレベルやローレベルの電圧を印加しても多大な入力電流をなくす回路構成にしたので、ヒューズ素子を使用した入力回路を有する入力端子にハイレベルやローレベルの入力電圧を印加して特性値測定をして特性値が仕様規格内に入るようヒューズ素子の状態を決定する特性値調整用検査時と実使用時で特性値の誤差がなくなり正確な特性値調整を実現することが可能となる。
【0009】
【発明の実施の形態】
以下、本発明について実施例に基づいて詳細に説明する。
【0010】
図1は、本発明の第1の実施の形態を示す回路図である。1は、ヒューズ素子を使用した入力端子、2は、ヒューズ切断用電源端子、3は、VDD端子、4は、VSS端子、5は、プルアップ抵抗素子で本実施例ではデプレション型PチャネルMISトランジスタで構成している。6は、ICに内蔵されているヒューズ素子で通常は100Ω程度のポリシリコン抵抗にて実現している。7は、半導体基板上に作成したダイオード素子で、半導体基板上に形成されたウエル領域とウエル領域内に形成されたウエル領域と異なる極性の不純物領域で構成され寄生バイポーラ構造を有する。図4は、半導体基板上に作成したダイオード素子7の平面レイアウト図。図5は、図4のAとBを結ぶ直線上で切断した場合の半導体基板上に作成したダイオード素子7の断面図である。図4と図5で、71は、ウエル領域と同一極性の不純物領域。72は、ウエル領域内に形成されたウエル領域と異なる極性の不純物領域。73は、ウエル領域。74は、半導体基板領域である。図1、図2の回路図では、ダイオード素子7は、半導体基板上に形成される寄生バイポーラ構造を明示するため、一般的にバイポーラトランジスタのシンボルとして使用される3端子モデルにて表記する。8は、電流制限素子で本実施の形態ではデプレション型NチャネルMISトランジスタで構成している。9は、インバータ回路である。
【0011】
次に、図1の実施例における動作を説明する。
【0012】
ヒューズ素子を使用した入力端子1は、抵抗値に換算して数十MΩ程度の高抵抗に相当する数十nA程度しか電流が流れない定電流回路構成のデプレション型PチャネルMISトランジスタ5によりVDD端子3に接続されている。また、数百Ω程度の低抵抗値であるヒューズ素子6と、ダイオード素子7及び電流制限素子であるデプレション型NチャネルMISトランジスタ8を直列に接続して、VSS端子4に接続されている。なお、デプレション型NチャネルMISトランジスタ8は、デプレション型PチャネルMISトランジスタ5に比べて低い抵抗値になるトランジスタサイズに設定して、ヒューズ素子6が未切断状態では入力端子1がローレベルになるようにする。従って、ヒューズ素子6を使用した入力端子1の電位状態は、入力端子1に接続されているヒューズ素子6が未切断状態ではローレベルになり、ヒューズ端子6を切断してVSS端子4への接続経路を断線状態にして、デプレション型PチャネルMISトランジスタ5によりハイレベルに状態設定される。入力端子1の電位状態は、インバータ回路9を介してIC内部の状態設定をする。ICの特性値バラツキを調整しようとする場合、ヒューズ素子の状態を決定するため入力端子1に外部からハイレベルもしくはローレベルを印加して特性値を測定して、特性値が仕様規格内になるようにヒューズ素子の切断か未切断かの状態設定を決定した後ヒューズ素子の切断を必要に応じて実施して特性値調整をする。本実施の形態では、ヒューズ切断用電源端子2をVDD端子3に接続して、入力端子1に外部からハイレベルもしくはローレベルを印加して入力端子1の状態を設定する。入力端子1の状態はインバータ回路9を介してIC内部に伝達し状態設定される。この状態で特性値測定を実施して特性値が仕様規格内になるようにヒューズの状態を決定することができる。この場合、ヒューズ切断用電源端子2がVDD端子3に接続されているため、入力端子1にハイレベルを接続してもヒューズ素子6に電流が流れ込む状態にならずに特性値の測定が可能になる。また、ローレベルを接続した場合もダイオード素子7が逆方向電圧印加状態になっているためプルアップ抵抗素子5による電流(通常は数十nA程度)以外に流れる電流がなくなる。ヒューズ切断用電源端子2をVDD端子3に接続することによりVSS端子4への電流経路が存在するが、電流制限素子8にて数μA程度の電流値に制限することができる。従って、ヒューズ素子6を使用した入力端子1にハイレベルまたはローレベルの電圧を印加してもヒューズ素子6に多大な電流が流れない回路構成を実現できるので、特性値調整用検査時に配線抵抗やプロービング針の接触抵抗に起因する誤差がなくなり特性値調整用検査時と実使用時で特性値の違いがなくなり誤差のない正確な特性値測定及び特性値調整が実現できる。
【0013】
また、多大な電流がなくなることにより、プロービング用針の磨耗やクリーニング回数を減らすことも可能となる。
【0014】
なお、ヒューズ切断時は入力端子1に正の電圧を、ヒューズ切断用電源端子2に負の電圧を印加することにより切断が可能である。
【0015】
また、ヒューズ切断用電源端子2は、実使用時は開放状態にしておけば、ほぼVSS端子4と同電位になる。
【0016】
図1は,P基板を使用した第2の実施の形態であるが、N基板を使用しても同様な回路は実現可能であり図2にN基板を使用した具体的な一実施例を示す回路図を示す。1は、ヒューズ素子を使用した入力端子、2は、ヒューズ切断用電源端子、3は、VDD端子、4は、VSS端子、51は、プルダウン抵抗素子で本実施例ではデプレション型NチャネルMISトランジスタで構成している。6は、ICに内蔵されているヒューズ素子で通常は100Ω程度のポリシリコン抵抗にて実現している。7は、IC基板上に作成したダイオード素子で、IC基板上に形成されたウエル領域とウエル領域内に形成された不純物領域で構成され寄生バイポーラ構造を有する。81は、電流制限素子で本実施例ではデプレション型PチャネルMISトランジスタで構成している。9は、インバータ回路である。
【0017】
【発明の効果】
以上、述べたように本発明によれば、ヒューズ素子を使用した入力端子に外部からハイレベルやローレベルを印加しても多大な入力電流が流れない回路構成にしたので、特性調整用検査時に配線抵抗や接触抵抗等に起因する測定誤差がなくなり、特性値調整用検査時と実使用時で特性値の測定誤差をなくすことが可能となり正確な特性値調整が可能になるなどすぐれた効果を有するものである。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示す回路図。
【図2】本発明の第2の実施の形態を示す回路図。
【図3】従来のヒューズ素子を使用した入力回路図。
【図4】半導体基板上に作成されたダイオード素子の平面レイアウト図。
【図5】半導体基板上に作成されたダイオード素子の断面図。
【符号の説明】
1は、ヒューズ素子を使用した入力端子
2は、ヒューズ切断用電源端子
3は、VDD端子
4は、VSS端子
5は、プルアップ抵抗素子でデプレション型PチャネルMISトランジスタ
6は、ヒューズ素子
7は、IC基板上に作成したダイオード素子
8は、電流制限素子でデプレション型NチャネルMISトランジスタ
9は、インバータ回路
51は、プルダウン抵抗素子でデプレション型NチャネルMISトランジスタ
81は、電流制限素子でデプレション型PチャネルMISトランジスタ
71は、ウエル領域と同一極性の不純物領域
72は、ウエル領域内に形成されたウエル領域と異なる極性の不純物領域
73は、ウエル領域
74は、半導体基板領域
Claims (2)
- 第1の電源端子と、
第2の電源端子と、
ヒューズ切断用電源端子と、
入力端子と、
一端が前記第1の電源端子に接続され他の一端が前記入力端子に接続される第1の抵抗素子と、
一端が前記入力端子に接続されるヒューズ素子と、
アノードが前記ヒューズ素子の他の一端に接続されカソードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、
一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第2の電源端子に接続される第2の抵抗素子と、を含むことを特徴とする半導体集積回路。 - 第1の電源端子と、
第2の電源端子と、
ヒューズ切断用電源端子と、
入力端子と、
一端が前記第2の電源端子に接続され他の一端が前記入力端子に接続される第1の抵抗素子と、
一端が前記入力端子に接続されるヒューズ素子と、
カソードが前記ヒューズ素子の他の一端に接続されアノードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、
一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第1の電源端子に接続される第2の抵抗素子と、を含むことを特徴とする半導体集積回路。
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JP34222096A JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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Application Number | Priority Date | Filing Date | Title |
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JP34222096A JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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JPH10189741A JPH10189741A (ja) | 1998-07-21 |
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ID=18352052
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JP34222096A Expired - Fee Related JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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1996
- 1996-12-20 JP JP34222096A patent/JP3644168B2/ja not_active Expired - Fee Related
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