JP3644168B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ構造の半導体集積回路において、ヒューズ素子を使用した入力回路に関する。
【０００２】
【従来の技術】
従来のＭＩＳ構造の半導体集積回路において、ヒューズ素子を使用した入力回路は、例えば図３に示すように入力端子１と負電源端子２（以下、「ＶＳＳ端子」という。）間にヒューズ素子６が接続され、プルアップ抵抗用デプレション型ＰチャネルＭＩＳトランジスタ５が入力端子１と、正電源端子３（以下、「ＶＤＤ端子」という。）間に接続された回路構成になっていた。
【０００３】
【発明が解決しようとする課題】
しかし、従来のヒューズ素子を使用した入力回路の回路構成で、ヒューズ素子の切断状態か未切断状態かによる状態設定を利用してＩＣの特性値バラツキを調整しようとする場合、ヒューズ素子切断の要不要を決定するために入力端子１に外部からハイレベルもしくはローレベルを印加して入力端子１の状態設定後、特性値を測定して特性値が仕様規格内に入るようにヒューズ素子の切断か未切断の状態を決定する必要がある。図３の例で、入力端子１にハイレベルの電圧を印加した時にヒューズ素子６が数百Ω程度の低抵抗値のため入力端子１に多大な入力電流が流れ込むことになる。たとえば、ヒューズ素子６の抵抗値が１００Ωで入力端子１に５Ｖが印加された場合は、５Ｖ／１００Ω＝５０ｍＡの電流が流れることになる。一般的にヒューズ素子を使用して特性値の調整を実施する場合、ヒューズ素子を使用した入力回路を有する入力端子を複数個使用して特性値調整する場合が一般的である。図３に示す入力回路を使用した入力端子を例えば３個使用した場合、最大５０ｍＡ×３＝１５０ｍＡの電流がＶＳＳ端子２には流れることになる。このような電流が入力端子１とＶＳＳ端子２間に流れると、ＩＣ内部の電源配線の配線抵抗により電圧降下が発生する。例えば、電源電圧を検出する回路でＩＣの電源電圧を印加するＶＳＳ端子２からＩＣ内部の電源電圧検出回路への電源配線に上述の電流が流れるとＩＣのＶＳＳ端子２からＩＣ内部の電源電圧検出回路への電源配線の配線抵抗を１Ωとすると、１Ω×１５０ｍＡ＝１５０ｍＶの電圧降下が発生する。従って、上述のヒューズ素子の状態設定をするための特性値測定をする時に流れる電流により、実使用時の電源電圧検出電圧値と１５０ｍＶの誤差が発生する場合がある。また、ウエハ検査時のプロービング用の針での接触抵抗による測定誤差もプロービング用の針を流れる電流値に比例して測定誤差を発生する。従って、ウエハ検査時に仕様規格内に合わせ込むため特性値調整の検査を実施しても、上記の電圧降下で発生する誤差により実使用時に仕様規格外の特性値になってしまうという不具合が発生するという課題を有していた。
【０００４】
更に、大電流が流れることによりプロービング用針の磨耗が早くなり、頻繁にプロービング針のクリーニング及び交換をする必要があるという課題も有していた。
【０００５】
また、特性値調整時に上述の電流を流さないようにテスト回路を設けてテストモードにて模擬的にヒューズの状態設定を決定する回路構成も考えられたが、半導体集積回路のチップ面積の増加につながり、コストアップと小パッケージに実装できないという課題も有していた。
【０００６】
そこで、本発明ではこのような課題を解決するもので、その目的とするところは、ヒューズ素子を使用してＩＣの特性値バラツキの調整を実施する場合、ヒューズ素子を使用した入力回路を有する複数の入力端子にハイレベルやローレベルの入力電圧を印加してヒューズ素子の状態を設定する場合に、チップ面積の増加なくヒューズ素子を使用した入力端子に多大な入力電流が流れない回路構成にして、特性値調整用検査時と実使用時で特性値の誤差をなくし正確な特性値調整を可能とすることを提供するところにある。
【０００７】
【課題を解決するための手段】
本発明による半導体集積回路は第１の電源端子と、第２の電源端子と、ヒューズ切断用電源端子と、入力端子と、一端が前記第１の電源端子に接続され他の一端が前記入力端子に接続される第１の抵抗素子と、一端が前記入力端子に接続されるヒューズ素子と、アノードが前記ヒューズ素子の他の一端に接続されカソードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第２の電源端子に接続される第２の抵抗素子と、を含むことを特徴とする。
または第１の電源端子と、第２の電源端子と、ヒューズ切断用電源端子と、入力端子と、一端が前記第２の電源端子に接続され他の一端が前記入力端子に接続される第１の抵抗素子と、一端が前記入力端子に接続されるヒューズ素子と、カソードが前記ヒューズ素子の他の一端に接続されアノードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第１の電源端子に接続される第２の抵抗素子と、を含むことを特徴とする。
【０００８】
【作用】
本発明の上記の回路構成によれば、ヒューズ素子を使用してＩＣの特性値バラツキの調整を実施する場合、ヒューズ素子を使用した入力端子にハイレベルやローレベルの電圧を印加しても多大な入力電流をなくす回路構成にしたので、ヒューズ素子を使用した入力回路を有する入力端子にハイレベルやローレベルの入力電圧を印加して特性値測定をして特性値が仕様規格内に入るようヒューズ素子の状態を決定する特性値調整用検査時と実使用時で特性値の誤差がなくなり正確な特性値調整を実現することが可能となる。
【０００９】
【発明の実施の形態】
以下、本発明について実施例に基づいて詳細に説明する。
【００１０】
図１は、本発明の第１の実施の形態を示す回路図である。１は、ヒューズ素子を使用した入力端子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端子、４は、ＶＳＳ端子、５は、プルアップ抵抗素子で本実施例ではデプレション型ＰチャネルＭＩＳトランジスタで構成している。６は、ＩＣに内蔵されているヒューズ素子で通常は１００Ω程度のポリシリコン抵抗にて実現している。７は、半導体基板上に作成したダイオード素子で、半導体基板上に形成されたウエル領域とウエル領域内に形成されたウエル領域と異なる極性の不純物領域で構成され寄生バイポーラ構造を有する。図４は、半導体基板上に作成したダイオード素子７の平面レイアウト図。図５は、図４のＡとＢを結ぶ直線上で切断した場合の半導体基板上に作成したダイオード素子７の断面図である。図４と図５で、７１は、ウエル領域と同一極性の不純物領域。７２は、ウエル領域内に形成されたウエル領域と異なる極性の不純物領域。７３は、ウエル領域。７４は、半導体基板領域である。図１、図２の回路図では、ダイオード素子７は、半導体基板上に形成される寄生バイポーラ構造を明示するため、一般的にバイポーラトランジスタのシンボルとして使用される３端子モデルにて表記する。８は、電流制限素子で本実施の形態ではデプレション型ＮチャネルＭＩＳトランジスタで構成している。９は、インバータ回路である。
【００１１】
次に、図１の実施例における動作を説明する。
【００１２】
ヒューズ素子を使用した入力端子１は、抵抗値に換算して数十ＭΩ程度の高抵抗に相当する数十ｎＡ程度しか電流が流れない定電流回路構成のデプレション型ＰチャネルＭＩＳトランジスタ５によりＶＤＤ端子３に接続されている。また、数百Ω程度の低抵抗値であるヒューズ素子６と、ダイオード素子７及び電流制限素子であるデプレション型ＮチャネルＭＩＳトランジスタ８を直列に接続して、ＶＳＳ端子４に接続されている。なお、デプレション型ＮチャネルＭＩＳトランジスタ８は、デプレション型ＰチャネルＭＩＳトランジスタ５に比べて低い抵抗値になるトランジスタサイズに設定して、ヒューズ素子６が未切断状態では入力端子１がローレベルになるようにする。従って、ヒューズ素子６を使用した入力端子１の電位状態は、入力端子１に接続されているヒューズ素子６が未切断状態ではローレベルになり、ヒューズ端子６を切断してＶＳＳ端子４への接続経路を断線状態にして、デプレション型ＰチャネルＭＩＳトランジスタ５によりハイレベルに状態設定される。入力端子１の電位状態は、インバータ回路９を介してＩＣ内部の状態設定をする。ＩＣの特性値バラツキを調整しようとする場合、ヒューズ素子の状態を決定するため入力端子１に外部からハイレベルもしくはローレベルを印加して特性値を測定して、特性値が仕様規格内になるようにヒューズ素子の切断か未切断かの状態設定を決定した後ヒューズ素子の切断を必要に応じて実施して特性値調整をする。本実施の形態では、ヒューズ切断用電源端子２をＶＤＤ端子３に接続して、入力端子１に外部からハイレベルもしくはローレベルを印加して入力端子１の状態を設定する。入力端子１の状態はインバータ回路９を介してＩＣ内部に伝達し状態設定される。この状態で特性値測定を実施して特性値が仕様規格内になるようにヒューズの状態を決定することができる。この場合、ヒューズ切断用電源端子２がＶＤＤ端子３に接続されているため、入力端子１にハイレベルを接続してもヒューズ素子６に電流が流れ込む状態にならずに特性値の測定が可能になる。また、ローレベルを接続した場合もダイオード素子７が逆方向電圧印加状態になっているためプルアップ抵抗素子５による電流（通常は数十ｎＡ程度）以外に流れる電流がなくなる。ヒューズ切断用電源端子２をＶＤＤ端子３に接続することによりＶＳＳ端子４への電流経路が存在するが、電流制限素子８にて数μＡ程度の電流値に制限することができる。従って、ヒューズ素子６を使用した入力端子１にハイレベルまたはローレベルの電圧を印加してもヒューズ素子６に多大な電流が流れない回路構成を実現できるので、特性値調整用検査時に配線抵抗やプロービング針の接触抵抗に起因する誤差がなくなり特性値調整用検査時と実使用時で特性値の違いがなくなり誤差のない正確な特性値測定及び特性値調整が実現できる。
【００１３】
また、多大な電流がなくなることにより、プロービング用針の磨耗やクリーニング回数を減らすことも可能となる。
【００１４】
なお、ヒューズ切断時は入力端子１に正の電圧を、ヒューズ切断用電源端子２に負の電圧を印加することにより切断が可能である。
【００１５】
また、ヒューズ切断用電源端子２は、実使用時は開放状態にしておけば、ほぼＶＳＳ端子４と同電位になる。
【００１６】
図１は，Ｐ基板を使用した第２の実施の形態であるが、Ｎ基板を使用しても同様な回路は実現可能であり図２にＮ基板を使用した具体的な一実施例を示す回路図を示す。１は、ヒューズ素子を使用した入力端子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端子、４は、ＶＳＳ端子、５１は、プルダウン抵抗素子で本実施例ではデプレション型ＮチャネルＭＩＳトランジスタで構成している。６は、ＩＣに内蔵されているヒューズ素子で通常は１００Ω程度のポリシリコン抵抗にて実現している。７は、ＩＣ基板上に作成したダイオード素子で、ＩＣ基板上に形成されたウエル領域とウエル領域内に形成された不純物領域で構成され寄生バイポーラ構造を有する。８１は、電流制限素子で本実施例ではデプレション型ＰチャネルＭＩＳトランジスタで構成している。９は、インバータ回路である。
【００１７】
【発明の効果】
以上、述べたように本発明によれば、ヒューズ素子を使用した入力端子に外部からハイレベルやローレベルを印加しても多大な入力電流が流れない回路構成にしたので、特性調整用検査時に配線抵抗や接触抵抗等に起因する測定誤差がなくなり、特性値調整用検査時と実使用時で特性値の測定誤差をなくすことが可能となり正確な特性値調整が可能になるなどすぐれた効果を有するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】従来のヒューズ素子を使用した入力回路図。
【図４】半導体基板上に作成されたダイオード素子の平面レイアウト図。
【図５】半導体基板上に作成されたダイオード素子の断面図。
【符号の説明】
１は、ヒューズ素子を使用した入力端子
２は、ヒューズ切断用電源端子
３は、ＶＤＤ端子
４は、ＶＳＳ端子
５は、プルアップ抵抗素子でデプレション型ＰチャネルＭＩＳトランジスタ
６は、ヒューズ素子
７は、ＩＣ基板上に作成したダイオード素子
８は、電流制限素子でデプレション型ＮチャネルＭＩＳトランジスタ
９は、インバータ回路
５１は、プルダウン抵抗素子でデプレション型ＮチャネルＭＩＳトランジスタ
８１は、電流制限素子でデプレション型ＰチャネルＭＩＳトランジスタ
７１は、ウエル領域と同一極性の不純物領域
７２は、ウエル領域内に形成されたウエル領域と異なる極性の不純物領域
７３は、ウエル領域
７４は、半導体基板領域
【発明の属する技術分野】
本発明は、ＭＩＳ構造の半導体集積回路において、ヒューズ素子を使用した入力回路に関する。
【０００２】
【従来の技術】
従来のＭＩＳ構造の半導体集積回路において、ヒューズ素子を使用した入力回路は、例えば図３に示すように入力端子１と負電源端子２（以下、「ＶＳＳ端子」という。）間にヒューズ素子６が接続され、プルアップ抵抗用デプレション型ＰチャネルＭＩＳトランジスタ５が入力端子１と、正電源端子３（以下、「ＶＤＤ端子」という。）間に接続された回路構成になっていた。
【０００３】
【発明が解決しようとする課題】
しかし、従来のヒューズ素子を使用した入力回路の回路構成で、ヒューズ素子の切断状態か未切断状態かによる状態設定を利用してＩＣの特性値バラツキを調整しようとする場合、ヒューズ素子切断の要不要を決定するために入力端子１に外部からハイレベルもしくはローレベルを印加して入力端子１の状態設定後、特性値を測定して特性値が仕様規格内に入るようにヒューズ素子の切断か未切断の状態を決定する必要がある。図３の例で、入力端子１にハイレベルの電圧を印加した時にヒューズ素子６が数百Ω程度の低抵抗値のため入力端子１に多大な入力電流が流れ込むことになる。たとえば、ヒューズ素子６の抵抗値が１００Ωで入力端子１に５Ｖが印加された場合は、５Ｖ／１００Ω＝５０ｍＡの電流が流れることになる。一般的にヒューズ素子を使用して特性値の調整を実施する場合、ヒューズ素子を使用した入力回路を有する入力端子を複数個使用して特性値調整する場合が一般的である。図３に示す入力回路を使用した入力端子を例えば３個使用した場合、最大５０ｍＡ×３＝１５０ｍＡの電流がＶＳＳ端子２には流れることになる。このような電流が入力端子１とＶＳＳ端子２間に流れると、ＩＣ内部の電源配線の配線抵抗により電圧降下が発生する。例えば、電源電圧を検出する回路でＩＣの電源電圧を印加するＶＳＳ端子２からＩＣ内部の電源電圧検出回路への電源配線に上述の電流が流れるとＩＣのＶＳＳ端子２からＩＣ内部の電源電圧検出回路への電源配線の配線抵抗を１Ωとすると、１Ω×１５０ｍＡ＝１５０ｍＶの電圧降下が発生する。従って、上述のヒューズ素子の状態設定をするための特性値測定をする時に流れる電流により、実使用時の電源電圧検出電圧値と１５０ｍＶの誤差が発生する場合がある。また、ウエハ検査時のプロービング用の針での接触抵抗による測定誤差もプロービング用の針を流れる電流値に比例して測定誤差を発生する。従って、ウエハ検査時に仕様規格内に合わせ込むため特性値調整の検査を実施しても、上記の電圧降下で発生する誤差により実使用時に仕様規格外の特性値になってしまうという不具合が発生するという課題を有していた。
【０００４】
更に、大電流が流れることによりプロービング用針の磨耗が早くなり、頻繁にプロービング針のクリーニング及び交換をする必要があるという課題も有していた。
【０００５】
また、特性値調整時に上述の電流を流さないようにテスト回路を設けてテストモードにて模擬的にヒューズの状態設定を決定する回路構成も考えられたが、半導体集積回路のチップ面積の増加につながり、コストアップと小パッケージに実装できないという課題も有していた。
【０００６】
そこで、本発明ではこのような課題を解決するもので、その目的とするところは、ヒューズ素子を使用してＩＣの特性値バラツキの調整を実施する場合、ヒューズ素子を使用した入力回路を有する複数の入力端子にハイレベルやローレベルの入力電圧を印加してヒューズ素子の状態を設定する場合に、チップ面積の増加なくヒューズ素子を使用した入力端子に多大な入力電流が流れない回路構成にして、特性値調整用検査時と実使用時で特性値の誤差をなくし正確な特性値調整を可能とすることを提供するところにある。
【０００７】
【課題を解決するための手段】
本発明による半導体集積回路は第１の電源端子と、第２の電源端子と、ヒューズ切断用電源端子と、入力端子と、一端が前記第１の電源端子に接続され他の一端が前記入力端子に接続される第１の抵抗素子と、一端が前記入力端子に接続されるヒューズ素子と、アノードが前記ヒューズ素子の他の一端に接続されカソードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第２の電源端子に接続される第２の抵抗素子と、を含むことを特徴とする。
または第１の電源端子と、第２の電源端子と、ヒューズ切断用電源端子と、入力端子と、一端が前記第２の電源端子に接続され他の一端が前記入力端子に接続される第１の抵抗素子と、一端が前記入力端子に接続されるヒューズ素子と、カソードが前記ヒューズ素子の他の一端に接続されアノードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第１の電源端子に接続される第２の抵抗素子と、を含むことを特徴とする。
【０００８】
【作用】
本発明の上記の回路構成によれば、ヒューズ素子を使用してＩＣの特性値バラツキの調整を実施する場合、ヒューズ素子を使用した入力端子にハイレベルやローレベルの電圧を印加しても多大な入力電流をなくす回路構成にしたので、ヒューズ素子を使用した入力回路を有する入力端子にハイレベルやローレベルの入力電圧を印加して特性値測定をして特性値が仕様規格内に入るようヒューズ素子の状態を決定する特性値調整用検査時と実使用時で特性値の誤差がなくなり正確な特性値調整を実現することが可能となる。
【０００９】
【発明の実施の形態】
以下、本発明について実施例に基づいて詳細に説明する。
【００１０】
図１は、本発明の第１の実施の形態を示す回路図である。１は、ヒューズ素子を使用した入力端子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端子、４は、ＶＳＳ端子、５は、プルアップ抵抗素子で本実施例ではデプレション型ＰチャネルＭＩＳトランジスタで構成している。６は、ＩＣに内蔵されているヒューズ素子で通常は１００Ω程度のポリシリコン抵抗にて実現している。７は、半導体基板上に作成したダイオード素子で、半導体基板上に形成されたウエル領域とウエル領域内に形成されたウエル領域と異なる極性の不純物領域で構成され寄生バイポーラ構造を有する。図４は、半導体基板上に作成したダイオード素子７の平面レイアウト図。図５は、図４のＡとＢを結ぶ直線上で切断した場合の半導体基板上に作成したダイオード素子７の断面図である。図４と図５で、７１は、ウエル領域と同一極性の不純物領域。７２は、ウエル領域内に形成されたウエル領域と異なる極性の不純物領域。７３は、ウエル領域。７４は、半導体基板領域である。図１、図２の回路図では、ダイオード素子７は、半導体基板上に形成される寄生バイポーラ構造を明示するため、一般的にバイポーラトランジスタのシンボルとして使用される３端子モデルにて表記する。８は、電流制限素子で本実施の形態ではデプレション型ＮチャネルＭＩＳトランジスタで構成している。９は、インバータ回路である。
【００１１】
次に、図１の実施例における動作を説明する。
【００１２】
ヒューズ素子を使用した入力端子１は、抵抗値に換算して数十ＭΩ程度の高抵抗に相当する数十ｎＡ程度しか電流が流れない定電流回路構成のデプレション型ＰチャネルＭＩＳトランジスタ５によりＶＤＤ端子３に接続されている。また、数百Ω程度の低抵抗値であるヒューズ素子６と、ダイオード素子７及び電流制限素子であるデプレション型ＮチャネルＭＩＳトランジスタ８を直列に接続して、ＶＳＳ端子４に接続されている。なお、デプレション型ＮチャネルＭＩＳトランジスタ８は、デプレション型ＰチャネルＭＩＳトランジスタ５に比べて低い抵抗値になるトランジスタサイズに設定して、ヒューズ素子６が未切断状態では入力端子１がローレベルになるようにする。従って、ヒューズ素子６を使用した入力端子１の電位状態は、入力端子１に接続されているヒューズ素子６が未切断状態ではローレベルになり、ヒューズ端子６を切断してＶＳＳ端子４への接続経路を断線状態にして、デプレション型ＰチャネルＭＩＳトランジスタ５によりハイレベルに状態設定される。入力端子１の電位状態は、インバータ回路９を介してＩＣ内部の状態設定をする。ＩＣの特性値バラツキを調整しようとする場合、ヒューズ素子の状態を決定するため入力端子１に外部からハイレベルもしくはローレベルを印加して特性値を測定して、特性値が仕様規格内になるようにヒューズ素子の切断か未切断かの状態設定を決定した後ヒューズ素子の切断を必要に応じて実施して特性値調整をする。本実施の形態では、ヒューズ切断用電源端子２をＶＤＤ端子３に接続して、入力端子１に外部からハイレベルもしくはローレベルを印加して入力端子１の状態を設定する。入力端子１の状態はインバータ回路９を介してＩＣ内部に伝達し状態設定される。この状態で特性値測定を実施して特性値が仕様規格内になるようにヒューズの状態を決定することができる。この場合、ヒューズ切断用電源端子２がＶＤＤ端子３に接続されているため、入力端子１にハイレベルを接続してもヒューズ素子６に電流が流れ込む状態にならずに特性値の測定が可能になる。また、ローレベルを接続した場合もダイオード素子７が逆方向電圧印加状態になっているためプルアップ抵抗素子５による電流（通常は数十ｎＡ程度）以外に流れる電流がなくなる。ヒューズ切断用電源端子２をＶＤＤ端子３に接続することによりＶＳＳ端子４への電流経路が存在するが、電流制限素子８にて数μＡ程度の電流値に制限することができる。従って、ヒューズ素子６を使用した入力端子１にハイレベルまたはローレベルの電圧を印加してもヒューズ素子６に多大な電流が流れない回路構成を実現できるので、特性値調整用検査時に配線抵抗やプロービング針の接触抵抗に起因する誤差がなくなり特性値調整用検査時と実使用時で特性値の違いがなくなり誤差のない正確な特性値測定及び特性値調整が実現できる。
【００１３】
また、多大な電流がなくなることにより、プロービング用針の磨耗やクリーニング回数を減らすことも可能となる。
【００１４】
なお、ヒューズ切断時は入力端子１に正の電圧を、ヒューズ切断用電源端子２に負の電圧を印加することにより切断が可能である。
【００１５】
また、ヒューズ切断用電源端子２は、実使用時は開放状態にしておけば、ほぼＶＳＳ端子４と同電位になる。
【００１６】
図１は，Ｐ基板を使用した第２の実施の形態であるが、Ｎ基板を使用しても同様な回路は実現可能であり図２にＮ基板を使用した具体的な一実施例を示す回路図を示す。１は、ヒューズ素子を使用した入力端子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端子、４は、ＶＳＳ端子、５１は、プルダウン抵抗素子で本実施例ではデプレション型ＮチャネルＭＩＳトランジスタで構成している。６は、ＩＣに内蔵されているヒューズ素子で通常は１００Ω程度のポリシリコン抵抗にて実現している。７は、ＩＣ基板上に作成したダイオード素子で、ＩＣ基板上に形成されたウエル領域とウエル領域内に形成された不純物領域で構成され寄生バイポーラ構造を有する。８１は、電流制限素子で本実施例ではデプレション型ＰチャネルＭＩＳトランジスタで構成している。９は、インバータ回路である。
【００１７】
【発明の効果】
以上、述べたように本発明によれば、ヒューズ素子を使用した入力端子に外部からハイレベルやローレベルを印加しても多大な入力電流が流れない回路構成にしたので、特性調整用検査時に配線抵抗や接触抵抗等に起因する測定誤差がなくなり、特性値調整用検査時と実使用時で特性値の測定誤差をなくすことが可能となり正確な特性値調整が可能になるなどすぐれた効果を有するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】従来のヒューズ素子を使用した入力回路図。
【図４】半導体基板上に作成されたダイオード素子の平面レイアウト図。
【図５】半導体基板上に作成されたダイオード素子の断面図。
【符号の説明】
１は、ヒューズ素子を使用した入力端子
２は、ヒューズ切断用電源端子
３は、ＶＤＤ端子
４は、ＶＳＳ端子
５は、プルアップ抵抗素子でデプレション型ＰチャネルＭＩＳトランジスタ
６は、ヒューズ素子
７は、ＩＣ基板上に作成したダイオード素子
８は、電流制限素子でデプレション型ＮチャネルＭＩＳトランジスタ
９は、インバータ回路
５１は、プルダウン抵抗素子でデプレション型ＮチャネルＭＩＳトランジスタ
８１は、電流制限素子でデプレション型ＰチャネルＭＩＳトランジスタ
７１は、ウエル領域と同一極性の不純物領域
７２は、ウエル領域内に形成されたウエル領域と異なる極性の不純物領域
７３は、ウエル領域
７４は、半導体基板領域
Claims (2)
- 第１の電源端子と、
第２の電源端子と、
ヒューズ切断用電源端子と、
入力端子と、
一端が前記第１の電源端子に接続され他の一端が前記入力端子に接続される第１の抵抗素子と、
一端が前記入力端子に接続されるヒューズ素子と、
アノードが前記ヒューズ素子の他の一端に接続されカソードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、
一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第２の電源端子に接続される第２の抵抗素子と、を含むことを特徴とする半導体集積回路。 - 第１の電源端子と、
第２の電源端子と、
ヒューズ切断用電源端子と、
入力端子と、
一端が前記第２の電源端子に接続され他の一端が前記入力端子に接続される第１の抵抗素子と、
一端が前記入力端子に接続されるヒューズ素子と、
カソードが前記ヒューズ素子の他の一端に接続されアノードが前記ヒューズ切断用電源端子に接続されるダイオード素子と、
一端が前記ヒューズ切断用電源端子に接続され他の一端が前記第１の電源端子に接続される第２の抵抗素子と、を含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34222096A JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34222096A JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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