JPH10189741A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10189741A JPH10189741A JP8342220A JP34222096A JPH10189741A JP H10189741 A JPH10189741 A JP H10189741A JP 8342220 A JP8342220 A JP 8342220A JP 34222096 A JP34222096 A JP 34222096A JP H10189741 A JPH10189741 A JP H10189741A
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- fuse
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Abstract
(57)【要約】
【解決手段】半導体集積回路において、ヒューズ素子を
使用した入力回路に関する。第１の電源端子と入力端子
間に、ヒューズ素子と、半導体基板上に形成されたウエ
ル領域とウエル領域内に形成された不純物領域で構成す
るダイオード素子が直列に接続され、第２の電源端子と
前記入力端子間に前記ヒューズ素子の短絡状態の抵抗値
より高抵抗で電気的に接続する抵抗素子が接続されてか
つ、第１の電源端子と基板に電位を供給する第３の電源
端子間にあらかじめ設定された電流値に電流制限する素
子が接続されている回路構成にすることを特徴とする。 【効果】特性調整用検査時に配線抵抗や接触抵抗等によ
る測定誤差がなくなり、特性値調整用検査時と実使用時
での特性値の測定誤差をなくすことが可能となり、正確
な特性値調整が可能になる。
使用した入力回路に関する。第１の電源端子と入力端子
間に、ヒューズ素子と、半導体基板上に形成されたウエ
ル領域とウエル領域内に形成された不純物領域で構成す
るダイオード素子が直列に接続され、第２の電源端子と
前記入力端子間に前記ヒューズ素子の短絡状態の抵抗値
より高抵抗で電気的に接続する抵抗素子が接続されてか
つ、第１の電源端子と基板に電位を供給する第３の電源
端子間にあらかじめ設定された電流値に電流制限する素
子が接続されている回路構成にすることを特徴とする。 【効果】特性調整用検査時に配線抵抗や接触抵抗等によ
る測定誤差がなくなり、特性値調整用検査時と実使用時
での特性値の測定誤差をなくすことが可能となり、正確
な特性値調整が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ構造の半導
体集積回路において、ヒューズ素子を使用した入力回路
に関する。
体集積回路において、ヒューズ素子を使用した入力回路
に関する。
【０００２】
【従来の技術】従来のＭＩＳ構造の半導体集積回路にお
いて、ヒューズ素子を使用した入力回路は、例えば図３
に示すように入力端子１と負電源端子２（以下、「ＶＳ
Ｓ端子」という。）間にヒューズ素子６が接続され、プ
ルアップ抵抗用デプレション型ＰチャネルＭＩＳトラン
ジスタ５が入力端子１と、正電源端子３（以下、「ＶＤ
Ｄ端子」という。）間に接続された回路構成になってい
た。
いて、ヒューズ素子を使用した入力回路は、例えば図３
に示すように入力端子１と負電源端子２（以下、「ＶＳ
Ｓ端子」という。）間にヒューズ素子６が接続され、プ
ルアップ抵抗用デプレション型ＰチャネルＭＩＳトラン
ジスタ５が入力端子１と、正電源端子３（以下、「ＶＤ
Ｄ端子」という。）間に接続された回路構成になってい
た。
【０００３】
【発明が解決しようとする課題】しかし、従来のヒュー
ズ素子を使用した入力回路の回路構成で、ヒューズ素子
の切断状態か未切断状態かによる状態設定を利用してＩ
Ｃの特性値バラツキを調整しようとする場合、ヒューズ
素子切断の要不要を決定するために入力端子１に外部か
らハイレベルもしくはローレベルを印加して入力端子１
の状態設定後、特性値を測定して特性値が仕様規格内に
入るようにヒューズ素子の切断か未切断の状態を決定す
る必要がある。図３の例で、入力端子１にハイレベルの
電圧を印加した時にヒューズ素子６が数百Ω程度の低抵
抗値のため入力端子１に多大な入力電流が流れ込むこと
になる。たとえば、ヒューズ素子６の抵抗値が１００Ω
で入力端子１に５Ｖが印加された場合は、５Ｖ／１００
Ω＝５０ｍＡの電流が流れることになる。一般的にヒュ
ーズ素子を使用して特性値の調整を実施する場合、ヒュ
ーズ素子を使用した入力回路を有する入力端子を複数個
使用して特性値調整する場合が一般的である。図３に示
す入力回路を使用した入力端子を例えば３個使用した場
合、最大５０ｍＡ×３＝１５０ｍＡの電流がＶＳＳ端子
２には流れることになる。このような電流が入力端子１
とＶＳＳ端子２間に流れると、ＩＣ内部の電源配線の配
線抵抗により電圧降下が発生する。例えば、電源電圧を
検出する回路でＩＣの電源電圧を印加するＶＳＳ端子２
からＩＣ内部の電源電圧検出回路への電源配線に上述の
電流が流れるとＩＣのＶＳＳ端子２からＩＣ内部の電源
電圧検出回路への電源配線の配線抵抗を１Ωとすると、
１Ω×１５０ｍＡ＝１５０ｍＶの電圧降下が発生する。
従って、上述のヒューズ素子の状態設定をするための特
性値測定をする時に流れる電流により、実使用時の電源
電圧検出電圧値と１５０ｍＶの誤差が発生する場合があ
る。また、ウエハ検査時のプロービング用の針での接触
抵抗による測定誤差もプロービング用の針を流れる電流
値に比例して測定誤差を発生する。従って、ウエハ検査
時に仕様規格内に合わせ込むため特性値調整の検査を実
施しても、上記の電圧降下で発生する誤差により実使用
時に仕様規格外の特性値になってしまうという不具合が
発生するという課題を有していた。
ズ素子を使用した入力回路の回路構成で、ヒューズ素子
の切断状態か未切断状態かによる状態設定を利用してＩ
Ｃの特性値バラツキを調整しようとする場合、ヒューズ
素子切断の要不要を決定するために入力端子１に外部か
らハイレベルもしくはローレベルを印加して入力端子１
の状態設定後、特性値を測定して特性値が仕様規格内に
入るようにヒューズ素子の切断か未切断の状態を決定す
る必要がある。図３の例で、入力端子１にハイレベルの
電圧を印加した時にヒューズ素子６が数百Ω程度の低抵
抗値のため入力端子１に多大な入力電流が流れ込むこと
になる。たとえば、ヒューズ素子６の抵抗値が１００Ω
で入力端子１に５Ｖが印加された場合は、５Ｖ／１００
Ω＝５０ｍＡの電流が流れることになる。一般的にヒュ
ーズ素子を使用して特性値の調整を実施する場合、ヒュ
ーズ素子を使用した入力回路を有する入力端子を複数個
使用して特性値調整する場合が一般的である。図３に示
す入力回路を使用した入力端子を例えば３個使用した場
合、最大５０ｍＡ×３＝１５０ｍＡの電流がＶＳＳ端子
２には流れることになる。このような電流が入力端子１
とＶＳＳ端子２間に流れると、ＩＣ内部の電源配線の配
線抵抗により電圧降下が発生する。例えば、電源電圧を
検出する回路でＩＣの電源電圧を印加するＶＳＳ端子２
からＩＣ内部の電源電圧検出回路への電源配線に上述の
電流が流れるとＩＣのＶＳＳ端子２からＩＣ内部の電源
電圧検出回路への電源配線の配線抵抗を１Ωとすると、
１Ω×１５０ｍＡ＝１５０ｍＶの電圧降下が発生する。
従って、上述のヒューズ素子の状態設定をするための特
性値測定をする時に流れる電流により、実使用時の電源
電圧検出電圧値と１５０ｍＶの誤差が発生する場合があ
る。また、ウエハ検査時のプロービング用の針での接触
抵抗による測定誤差もプロービング用の針を流れる電流
値に比例して測定誤差を発生する。従って、ウエハ検査
時に仕様規格内に合わせ込むため特性値調整の検査を実
施しても、上記の電圧降下で発生する誤差により実使用
時に仕様規格外の特性値になってしまうという不具合が
発生するという課題を有していた。
【０００４】更に、大電流が流れることによりプロービ
ング用針の磨耗が早くなり、頻繁にプロービング針のク
リーニング及び交換をする必要があるという課題も有し
ていた。
ング用針の磨耗が早くなり、頻繁にプロービング針のク
リーニング及び交換をする必要があるという課題も有し
ていた。
【０００５】また、特性値調整時に上述の電流を流さな
いようにテスト回路を設けてテストモードにて模擬的に
ヒューズの状態設定を決定する回路構成も考えられた
が、半導体集積回路のチップ面積の増加につながり、コ
ストアップと小パッケージに実装できないという課題も
有していた。
いようにテスト回路を設けてテストモードにて模擬的に
ヒューズの状態設定を決定する回路構成も考えられた
が、半導体集積回路のチップ面積の増加につながり、コ
ストアップと小パッケージに実装できないという課題も
有していた。
【０００６】そこで、本発明ではこのような課題を解決
するもので、その目的とするところは、ヒューズ素子を
使用してＩＣの特性値バラツキの調整を実施する場合、
ヒューズ素子を使用した入力回路を有する複数の入力端
子にハイレベルやローレベルの入力電圧を印加してヒュ
ーズ素子の状態を設定する場合に、チップ面積の増加な
くヒューズ素子を使用した入力端子に多大な入力電流が
流れない回路構成にして、特性値調整用検査時と実使用
時で特性値の誤差をなくし正確な特性値調整を可能とす
ることを提供するところにある。
するもので、その目的とするところは、ヒューズ素子を
使用してＩＣの特性値バラツキの調整を実施する場合、
ヒューズ素子を使用した入力回路を有する複数の入力端
子にハイレベルやローレベルの入力電圧を印加してヒュ
ーズ素子の状態を設定する場合に、チップ面積の増加な
くヒューズ素子を使用した入力端子に多大な入力電流が
流れない回路構成にして、特性値調整用検査時と実使用
時で特性値の誤差をなくし正確な特性値調整を可能とす
ることを提供するところにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、ＭＩＳ構造の半導体集積回路において、少なくとも
第１の電源端子と入力端子間に、電気的に短絡あるいは
開放させるヒューズ素子と、ＩＣ基板上に形成されたウ
エル領域とウエル領域内に形成された不純物領域で構成
するダイオード素子が直列に接続され、第２の電源端子
と前記入力端子間に前記ヒューズ素子の短絡状態の抵抗
値より高抵抗で電気的に接続する抵抗素子が接続されて
かつ、第１の電源端子と基板に電位を供給する第３の電
源端子間にあらかじめ設定された電流値に電流制限する
素子が接続されている回路構成にすることを特徴とす
る。
は、ＭＩＳ構造の半導体集積回路において、少なくとも
第１の電源端子と入力端子間に、電気的に短絡あるいは
開放させるヒューズ素子と、ＩＣ基板上に形成されたウ
エル領域とウエル領域内に形成された不純物領域で構成
するダイオード素子が直列に接続され、第２の電源端子
と前記入力端子間に前記ヒューズ素子の短絡状態の抵抗
値より高抵抗で電気的に接続する抵抗素子が接続されて
かつ、第１の電源端子と基板に電位を供給する第３の電
源端子間にあらかじめ設定された電流値に電流制限する
素子が接続されている回路構成にすることを特徴とす
る。
【０００８】
【作用】本発明の上記の回路構成によれば、ヒューズ素
子を使用してＩＣの特性値バラツキの調整を実施する場
合、ヒューズ素子を使用した入力端子にハイレベルやロ
ーレベルの電圧を印加しても多大な入力電流をなくす回
路構成にしたので、ヒューズ素子を使用した入力回路を
有する入力端子にハイレベルやローレベルの入力電圧を
印加して特性値測定をして特性値が仕様規格内に入るよ
うヒューズ素子の状態を決定する特性値調整用検査時と
実使用時で特性値の誤差がなくなり正確な特性値調整を
実現することが可能となる。
子を使用してＩＣの特性値バラツキの調整を実施する場
合、ヒューズ素子を使用した入力端子にハイレベルやロ
ーレベルの電圧を印加しても多大な入力電流をなくす回
路構成にしたので、ヒューズ素子を使用した入力回路を
有する入力端子にハイレベルやローレベルの入力電圧を
印加して特性値測定をして特性値が仕様規格内に入るよ
うヒューズ素子の状態を決定する特性値調整用検査時と
実使用時で特性値の誤差がなくなり正確な特性値調整を
実現することが可能となる。
【０００９】
【発明の実施の形態】以下、本発明について実施例に基
づいて詳細に説明する。
づいて詳細に説明する。
【００１０】図１は、本発明の第１の実施の形態を示す
回路図である。１は、ヒューズ素子を使用した入力端
子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端
子、４は、ＶＳＳ端子、５は、プルアップ抵抗素子で本
実施例ではデプレション型ＰチャネルＭＩＳトランジス
タで構成している。６は、ＩＣに内蔵されているヒュー
ズ素子で通常は１００Ω程度のポリシリコン抵抗にて実
現している。７は、半導体基板上に作成したダイオード
素子で、半導体基板上に形成されたウエル領域とウエル
領域内に形成されたウエル領域と異なる極性の不純物領
域で構成され寄生バイポーラ構造を有する。図４は、半
導体基板上に作成したダイオード素子７の平面レイアウ
ト図。図５は、図４のＡとＢを結ぶ直線上で切断した場
合の半導体基板上に作成したダイオード素子７の断面図
である。図４と図５で、７１は、ウエル領域と同一極性
の不純物領域。７２は、ウエル領域内に形成されたウエ
ル領域と異なる極性の不純物領域。７３は、ウエル領
域。７４は、半導体基板領域である。図１、図２の回路
図では、ダイオード素子７は、半導体基板上に形成され
る寄生バイポーラ構造を明示するため、一般的にバイポ
ーラトランジスタのシンボルとして使用される３端子モ
デルにて表記する。８は、電流制限素子で本実施の形態
ではデプレション型ＮチャネルＭＩＳトランジスタで構
成している。９は、インバータ回路である。
回路図である。１は、ヒューズ素子を使用した入力端
子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端
子、４は、ＶＳＳ端子、５は、プルアップ抵抗素子で本
実施例ではデプレション型ＰチャネルＭＩＳトランジス
タで構成している。６は、ＩＣに内蔵されているヒュー
ズ素子で通常は１００Ω程度のポリシリコン抵抗にて実
現している。７は、半導体基板上に作成したダイオード
素子で、半導体基板上に形成されたウエル領域とウエル
領域内に形成されたウエル領域と異なる極性の不純物領
域で構成され寄生バイポーラ構造を有する。図４は、半
導体基板上に作成したダイオード素子７の平面レイアウ
ト図。図５は、図４のＡとＢを結ぶ直線上で切断した場
合の半導体基板上に作成したダイオード素子７の断面図
である。図４と図５で、７１は、ウエル領域と同一極性
の不純物領域。７２は、ウエル領域内に形成されたウエ
ル領域と異なる極性の不純物領域。７３は、ウエル領
域。７４は、半導体基板領域である。図１、図２の回路
図では、ダイオード素子７は、半導体基板上に形成され
る寄生バイポーラ構造を明示するため、一般的にバイポ
ーラトランジスタのシンボルとして使用される３端子モ
デルにて表記する。８は、電流制限素子で本実施の形態
ではデプレション型ＮチャネルＭＩＳトランジスタで構
成している。９は、インバータ回路である。
【００１１】次に、図１の実施例における動作を説明す
る。
る。
【００１２】ヒューズ素子を使用した入力端子１は、抵
抗値に換算して数十ＭΩ程度の高抵抗に相当する数十ｎ
Ａ程度しか電流が流れない定電流回路構成のデプレショ
ン型ＰチャネルＭＩＳトランジスタ５によりＶＤＤ端子
３に接続されている。また、数百Ω程度の低抵抗値であ
るヒューズ素子６と、ダイオード素子７及び電流制限素
子であるデプレション型ＮチャネルＭＩＳトランジスタ
８を直列に接続して、ＶＳＳ端子４に接続されている。
なお、デプレション型ＮチャネルＭＩＳトランジスタ８
は、デプレション型ＰチャネルＭＩＳトランジスタ５に
比べて低い抵抗値になるトランジスタサイズに設定し
て、ヒューズ素子６が未切断状態では入力端子１がロー
レベルになるようにする。従って、ヒューズ素子６を使
用した入力端子１の電位状態は、入力端子１に接続され
ているヒューズ素子６が未切断状態ではローレベルにな
り、ヒューズ端子６を切断してＶＳＳ端子４への接続経
路を断線状態にして、デプレション型ＰチャネルＭＩＳ
トランジスタ５によりハイレベルに状態設定される。入
力端子１の電位状態は、インバータ回路９を介してＩＣ
内部の状態設定をする。ＩＣの特性値バラツキを調整し
ようとする場合、ヒューズ素子の状態を決定するため入
力端子１に外部からハイレベルもしくはローレベルを印
加して特性値を測定して、特性値が仕様規格内になるよ
うにヒューズ素子の切断か未切断かの状態設定を決定し
た後ヒューズ素子の切断を必要に応じて実施して特性値
調整をする。本実施の形態では、ヒューズ切断用電源端
子２をＶＤＤ端子３に接続して、入力端子１に外部から
ハイレベルもしくはローレベルを印加して入力端子１の
状態を設定する。入力端子１の状態はインバータ回路９
を介してＩＣ内部に伝達し状態設定される。この状態で
特性値測定を実施して特性値が仕様規格内になるように
ヒューズの状態を決定することができる。この場合、ヒ
ューズ切断用電源端子２がＶＤＤ端子３に接続されてい
るため、入力端子１にハイレベルを接続してもヒューズ
素子６に電流が流れ込む状態にならずに特性値の測定が
可能になる。また、ローレベルを接続した場合もダイオ
ード素子７が逆方向電圧印加状態になっているためプル
アップ抵抗素子５による電流（通常は数十ｎＡ程度）以
外に流れる電流がなくなる。ヒューズ切断用電源端子２
をＶＤＤ端子３に接続することによりＶＳＳ端子４への
電流経路が存在するが、電流制限素子８にて数μＡ程度
の電流値に制限することができる。従って、ヒューズ素
子６を使用した入力端子１にハイレベルまたはローレベ
ルの電圧を印加してもヒューズ素子６に多大な電流が流
れない回路構成を実現できるので、特性値調整用検査時
に配線抵抗やプロービング針の接触抵抗に起因する誤差
がなくなり特性値調整用検査時と実使用時で特性値の違
いがなくなり誤差のない正確な特性値測定及び特性値調
整が実現できる。
抗値に換算して数十ＭΩ程度の高抵抗に相当する数十ｎ
Ａ程度しか電流が流れない定電流回路構成のデプレショ
ン型ＰチャネルＭＩＳトランジスタ５によりＶＤＤ端子
３に接続されている。また、数百Ω程度の低抵抗値であ
るヒューズ素子６と、ダイオード素子７及び電流制限素
子であるデプレション型ＮチャネルＭＩＳトランジスタ
８を直列に接続して、ＶＳＳ端子４に接続されている。
なお、デプレション型ＮチャネルＭＩＳトランジスタ８
は、デプレション型ＰチャネルＭＩＳトランジスタ５に
比べて低い抵抗値になるトランジスタサイズに設定し
て、ヒューズ素子６が未切断状態では入力端子１がロー
レベルになるようにする。従って、ヒューズ素子６を使
用した入力端子１の電位状態は、入力端子１に接続され
ているヒューズ素子６が未切断状態ではローレベルにな
り、ヒューズ端子６を切断してＶＳＳ端子４への接続経
路を断線状態にして、デプレション型ＰチャネルＭＩＳ
トランジスタ５によりハイレベルに状態設定される。入
力端子１の電位状態は、インバータ回路９を介してＩＣ
内部の状態設定をする。ＩＣの特性値バラツキを調整し
ようとする場合、ヒューズ素子の状態を決定するため入
力端子１に外部からハイレベルもしくはローレベルを印
加して特性値を測定して、特性値が仕様規格内になるよ
うにヒューズ素子の切断か未切断かの状態設定を決定し
た後ヒューズ素子の切断を必要に応じて実施して特性値
調整をする。本実施の形態では、ヒューズ切断用電源端
子２をＶＤＤ端子３に接続して、入力端子１に外部から
ハイレベルもしくはローレベルを印加して入力端子１の
状態を設定する。入力端子１の状態はインバータ回路９
を介してＩＣ内部に伝達し状態設定される。この状態で
特性値測定を実施して特性値が仕様規格内になるように
ヒューズの状態を決定することができる。この場合、ヒ
ューズ切断用電源端子２がＶＤＤ端子３に接続されてい
るため、入力端子１にハイレベルを接続してもヒューズ
素子６に電流が流れ込む状態にならずに特性値の測定が
可能になる。また、ローレベルを接続した場合もダイオ
ード素子７が逆方向電圧印加状態になっているためプル
アップ抵抗素子５による電流（通常は数十ｎＡ程度）以
外に流れる電流がなくなる。ヒューズ切断用電源端子２
をＶＤＤ端子３に接続することによりＶＳＳ端子４への
電流経路が存在するが、電流制限素子８にて数μＡ程度
の電流値に制限することができる。従って、ヒューズ素
子６を使用した入力端子１にハイレベルまたはローレベ
ルの電圧を印加してもヒューズ素子６に多大な電流が流
れない回路構成を実現できるので、特性値調整用検査時
に配線抵抗やプロービング針の接触抵抗に起因する誤差
がなくなり特性値調整用検査時と実使用時で特性値の違
いがなくなり誤差のない正確な特性値測定及び特性値調
整が実現できる。
【００１３】また、多大な電流がなくなることにより、
プロービング用針の磨耗やクリーニング回数を減らすこ
とも可能となる。
プロービング用針の磨耗やクリーニング回数を減らすこ
とも可能となる。
【００１４】なお、ヒューズ切断時は入力端子１に正の
電圧を、ヒューズ切断用電源端子２に負の電圧を印加す
ることにより切断が可能である。
電圧を、ヒューズ切断用電源端子２に負の電圧を印加す
ることにより切断が可能である。
【００１５】また、ヒューズ切断用電源端子２は、実使
用時は開放状態にしておけば、ほぼＶＳＳ端子４と同電
位になる。
用時は開放状態にしておけば、ほぼＶＳＳ端子４と同電
位になる。
【００１６】図１は，Ｐ基板を使用した第２の実施の形
態であるが、Ｎ基板を使用しても同様な回路は実現可能
であり図２にＮ基板を使用した具体的な一実施例を示す
回路図を示す。１は、ヒューズ素子を使用した入力端
子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端
子、４は、ＶＳＳ端子、５１は、プルダウン抵抗素子で
本実施例ではデプレション型ＮチャネルＭＩＳトランジ
スタで構成している。６は、ＩＣに内蔵されているヒュ
ーズ素子で通常は１００Ω程度のポリシリコン抵抗にて
実現している。７は、ＩＣ基板上に作成したダイオード
素子で、ＩＣ基板上に形成されたウエル領域とウエル領
域内に形成された不純物領域で構成され寄生バイポーラ
構造を有する。８１は、電流制限素子で本実施例ではデ
プレション型ＰチャネルＭＩＳトランジスタで構成して
いる。９は、インバータ回路である。
態であるが、Ｎ基板を使用しても同様な回路は実現可能
であり図２にＮ基板を使用した具体的な一実施例を示す
回路図を示す。１は、ヒューズ素子を使用した入力端
子、２は、ヒューズ切断用電源端子、３は、ＶＤＤ端
子、４は、ＶＳＳ端子、５１は、プルダウン抵抗素子で
本実施例ではデプレション型ＮチャネルＭＩＳトランジ
スタで構成している。６は、ＩＣに内蔵されているヒュ
ーズ素子で通常は１００Ω程度のポリシリコン抵抗にて
実現している。７は、ＩＣ基板上に作成したダイオード
素子で、ＩＣ基板上に形成されたウエル領域とウエル領
域内に形成された不純物領域で構成され寄生バイポーラ
構造を有する。８１は、電流制限素子で本実施例ではデ
プレション型ＰチャネルＭＩＳトランジスタで構成して
いる。９は、インバータ回路である。
【００１７】
【発明の効果】以上、述べたように本発明によれば、ヒ
ューズ素子を使用した入力端子に外部からハイレベルや
ローレベルを印加しても多大な入力電流が流れない回路
構成にしたので、特性調整用検査時に配線抵抗や接触抵
抗等に起因する測定誤差がなくなり、特性値調整用検査
時と実使用時で特性値の測定誤差をなくすことが可能と
なり正確な特性値調整が可能になるなどすぐれた効果を
有するものである。
ューズ素子を使用した入力端子に外部からハイレベルや
ローレベルを印加しても多大な入力電流が流れない回路
構成にしたので、特性調整用検査時に配線抵抗や接触抵
抗等に起因する測定誤差がなくなり、特性値調整用検査
時と実使用時で特性値の測定誤差をなくすことが可能と
なり正確な特性値調整が可能になるなどすぐれた効果を
有するものである。
【図１】本発明の第１の実施の形態を示す回路図。
【図２】本発明の第２の実施の形態を示す回路図。
【図３】従来のヒューズ素子を使用した入力回路図。
【図４】半導体基板上に作成されたダイオード素子の平
面レイアウト図。
面レイアウト図。
【図５】半導体基板上に作成されたダイオード素子の断
面図。
面図。
１は、ヒューズ素子を使用した入力端子 ２は、ヒューズ切断用電源端子 ３は、ＶＤＤ端子 ４は、ＶＳＳ端子 ５は、プルアップ抵抗素子でデプレション型Ｐチャネル
ＭＩＳトランジスタ ６は、ヒューズ素子 ７は、ＩＣ基板上に作成したダイオード素子 ８は、電流制限素子でデプレション型ＮチャネルＭＩＳ
トランジスタ ９は、インバータ回路 ５１は、プルダウン抵抗素子でデプレション型Ｎチャネ
ルＭＩＳトランジスタ ８１は、電流制限素子でデプレション型ＰチャネルＭＩ
Ｓトランジスタ ７１は、ウエル領域と同一極性の不純物領域 ７２は、ウエル領域内に形成されたウエル領域と異なる
極性の不純物領域 ７３は、ウエル領域 ７４は、半導体基板領域
ＭＩＳトランジスタ ６は、ヒューズ素子 ７は、ＩＣ基板上に作成したダイオード素子 ８は、電流制限素子でデプレション型ＮチャネルＭＩＳ
トランジスタ ９は、インバータ回路 ５１は、プルダウン抵抗素子でデプレション型Ｎチャネ
ルＭＩＳトランジスタ ８１は、電流制限素子でデプレション型ＰチャネルＭＩ
Ｓトランジスタ ７１は、ウエル領域と同一極性の不純物領域 ７２は、ウエル領域内に形成されたウエル領域と異なる
極性の不純物領域 ７３は、ウエル領域 ７４は、半導体基板領域
Claims (1)
- 【請求項１】ＭＩＳ構造の半導体集積回路において、少
なくとも第１の電源端子と入力端子間に、電気的に短絡
あるいは開放させるヒューズ素子と、半導体基板上に形
成されたウエル領域とウエル領域内に形成された不純物
領域で構成するダイオード素子が直列に接続され、第２
の電源端子と前記入力端子間に前記ヒューズ素子の短絡
状態の抵抗値より高抵抗で電気的に接続する抵抗素子が
接続されてかつ、第１の電源端子と基板に電位を供給す
る第３の電源端子間にあらかじめ設定された電流値に電
流制限する素子が接続されている回路構成にすることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34222096A JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34222096A JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10189741A true JPH10189741A (ja) | 1998-07-21 |
| JP3644168B2 JP3644168B2 (ja) | 2005-04-27 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34222096A Expired - Fee Related JP3644168B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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| Country | Link |
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| JP (1) | JP3644168B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102158073A (zh) * | 2009-12-25 | 2011-08-17 | 罗姆股份有限公司 | 直流电压转换模块、半导体模块和半导体模块的制造方法 |
-
1996
- 1996-12-20 JP JP34222096A patent/JP3644168B2/ja not_active Expired - Fee Related
Cited By (4)
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|---|---|---|---|---|
| CN102158073A (zh) * | 2009-12-25 | 2011-08-17 | 罗姆股份有限公司 | 直流电压转换模块、半导体模块和半导体模块的制造方法 |
| US20110267023A1 (en) * | 2009-12-25 | 2011-11-03 | Rohm Co., Ltd. | Dc voltage conversion module, semiconductor module, and method of making semiconductor module |
| US8897046B2 (en) * | 2009-12-25 | 2014-11-25 | Rohm Co., Ltd. | DC voltage conversion module, semiconductor module, and method of making semiconductor module |
| US9621030B2 (en) | 2009-12-25 | 2017-04-11 | Rohm Co., Ltd. | DC voltage conversion module, semiconductor module, and method of making semiconductor module |
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| Publication number | Publication date |
|---|---|
| JP3644168B2 (ja) | 2005-04-27 |
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