JP2004317382A - 半導体装置 - Google Patents
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Abstract
【課題】インターポーザに搭載された個々のＩＣチップのテストを行うことが可能である半導体装置を提供する。
【解決手段】インターポーザ１にＩＣチップ（１）２及びＩＣチップ（２）３が搭載された半導体装置において、ＩＣチップ（１）及びＩＣチップ（２）は入力配線及び出力配線によりインターポーザの外部に接続されると共に、ＩＣチップ（１）とＩＣチップ（２）を接続する配線上に、スイッチとして機能するトランジスタ素子（Ｍ１、Ｍ２、…、Ｍｌ）を直列に挿入する。
【選択図】 図１
【解決手段】インターポーザ１にＩＣチップ（１）２及びＩＣチップ（２）３が搭載された半導体装置において、ＩＣチップ（１）及びＩＣチップ（２）は入力配線及び出力配線によりインターポーザの外部に接続されると共に、ＩＣチップ（１）とＩＣチップ（２）を接続する配線上に、スイッチとして機能するトランジスタ素子（Ｍ１、Ｍ２、…、Ｍｌ）を直列に挿入する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。詳しくは、基板に相互に配線で接続された複数のＩＣチップが配置された半導体装置に係るものである。
【０００２】
【従来の技術】
従来、複数のＩＣチップが搭載されたインターポーザのテストの一環として、インターポーザに流れる電流値を測定することにより良否の判断をする方法が採られている（例えば、特許文献１参照。）。
即ち、図３で示す様に、Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎで外部に接続されているＩＣチップ（１）１０１及びＰｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍで外部に接続されると共に、内部の配線によってＩＣチップ（１）と接続されているＩＣチップ（２）１０２が搭載されたインターポーザ１０３のテストを行う際には、Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎから信号を入力し、Ｐｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍから出力する信号を測定することにより良否の判断を行っている。
【０００３】
【特許文献１】
特開平７−４９３６６号公報 （第２−３頁、第１図）
【０００４】
【発明が解決しようとする課題】
ここで、従来のインターポーザは、内部に配置されたＩＣチップに配線を接続することのみを主な目的とし、配置されたＩＣチップが良品か不良品かという判定を下すことにはほとんど寄与しなかった。更に、集積回路等で長らく使われてきたＢＩＳＴ（組み込み自己テスト）等のテスト回路は通常ＩＣチップ側に格納されており、インターポーザ側に組み込まれることはなかった。
即ち、従来のインターポーザのテストでは、インターポーザ全体としての良否の判断を行うことはできるものの、インターポーザに搭載された個々のＩＣチップの良否判断を行うことはできなかった。
【０００５】
本発明は、上記の点に鑑みて創案されたものであって、基板に搭載された個々のＩＣチップのテストを行うことが可能である半導体装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置では、基板に相互に配線で接続された複数のＩＣチップが配置された半導体装置において、前記各ＩＣチップは入力配線及び出力配線により前記基板の外部に接続されると共に、前記ＩＣチップ間を接続する配線上に、各ＩＣチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入された。
【０００７】
ここで、各ＩＣチップが入力配線及び出力配線により基板の外部に接続されたことによって、個々のＩＣチップに外部から入力信号を供給することができると共に、個々のＩＣチップからの出力信号を取り出すことができる。
また、ＩＣチップ間を接続する配線上に、各ＩＣチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入されたことによって、通常動作モードとＩＣチップの動作確認モードとを切り換えることができる。
【０００８】
【発明の実施の形態】
図１は、本発明を適用した半導体装置の一例を説明するための回路図であり、ここで示すシリコンから成るインターポーザ１には、ＩＣチップ（１）２とインターポーザ内の配線によって接続されたＩＣチップ（２）３が搭載されており、インターポーザの入力端子としてＰｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎが形成され、インターポーザの出力端子としてＰｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍが形成されている。
【０００９】
ここで、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の各配線にはデプレッション型のＭＯＳトランジスタ（Ｍ１、Ｍ２、…、Ｍｌ）が直列に挿入されており、各ＭＯＳトランジスタのゲート電極は結合され、外部端子ＩＮ及びオン抵抗自動補正回路４と接続されている。なお、ＭＯＳトランジスタは外部電圧ＩＮの電圧レベルをコントロールすることによりスイッチング素子として機能する。更に、各ＭＯＳトランジスタのオン時の抵抗値の調整を行うことによって通常動作時にダンピング抵抗としての役割をも果たす。
なお、外部端子ＩＮは抵抗ＲＧを介してグランドに接続されており、外部端子ＩＮからの入力が無い場合にはグランドレベルを維持する様に構成されている。
【００１０】
また、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の各配線は抵抗（Ｒ１、Ｒ２、…、Ｒｌ）を介して外部端子（Ｏ１、Ｏ２、…、Ｏｌ）と接続されている。
更に、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の各配線とグランドとの間には終端抵抗（Ｑ１、Ｑ２、…、Ｑｌ）が形成されている。
【００１１】
ここで、ＭＯＳトランジスタは外部端子ＩＮの電圧レベルをコントロールすることによってＩＣチップの動作確認時にスイッチング素子として機能すれば充分であり、必ずしもデプレッション型のＭＯＳトランジスタである必要は無いが、図２で示すゲート電位ＶＧとドレイン電流ＩＤとの関係を示すＶＧ−ＩＤ特性からも明らかな様に、図２中符号ｂで示すエンハンス型のＭＯＳトランジスタはゲート電圧ＶＧ＝０Ｖでオフの状態となるのに対して、図２中符号ａで示すデプレッション型のＭＯＳトランジスタはゲート電圧ＶＧ＝０Ｖでオンの状態を維持するために、消費電力の低減という点を考慮するとデプレッション型のＭＯＳトランジスタである方が好ましい。
【００１２】
また、ゲート電圧ＶＧ＝０Ｖでオンの状態を維持するために、オン抵抗が低く、トランジスタサイズを小さくできるという点からもデプレッション型のＭＯＳトランジスタである方が好ましい。
更に、エンハンス型のＭＯＳトランジスタでは、ＰＭＯＳとＮＭＯＳの双方が必要であるためにトランジスタサイズが大きくなり、占有面積が広くなってしまうと同時に寄生容量が増加してしまうのに対して、デプレッション型のＭＯＳトランジスタでは、基本的にはＰＭＯＳでもＮＭＯＳでも良く、インターポーザの製造コストの低減を図るという点を考慮してもデプレッション型のＭＯＳトランジスタである方が好ましい。
【００１３】
また、ＭＯＳトランジスタは外部端子ＩＮの電圧レベルをコントロールすることによってＩＣチップの動作確認時にスイッチング素子として機能すれば充分であり、必ずしも通常動作時にダンピング抵抗としての役割を果たす必要は無いが、通常動作時におけるＩＣチップ（１）とＩＣチップ（２）間の信号品質の向上を図るために、ダンピング抵抗としての役割をも果たす方が好ましい。なお、インターポーザに搭載されたＩＣチップ（１）及びＩＣチップ（２）のテストを行うという観点からすると、オン抵抗自動補正回路は必ずしも必要では無いが、ＭＯＳトランジスタのオン時の抵抗値は製造バラツキ、電源電圧の変動及び温度変化等によって変動するために、これらの変動をでき得る限り小さくし、オン抵抗が一定となる様にオン抵抗自動補正回路が形成された方が好ましい。
【００１４】
また、インターポーザに搭載されたＩＣチップ（１）及びＩＣチップ（２）のテストを行うという観点からすると、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の配線とグランドとの間に必ずしも終端抵抗が形成される必要は無いが、上記したダンピング抵抗と同様に、通常動作時におけるＩＣチップ（１）とＩＣチップ（２）間の信号品質の向上を図るために、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の配線とグランドとの間に終端抵抗が形成された方が好ましい。なお、図１に示す回路図には記載していないが、上記したオン抵抗自動補正回路と同様の技術は終端抵抗に対しても有効である。
【００１５】
なお、上記した本発明を適用した半導体装置の一例では、２つのＩＣチップをインターポーザに搭載した例を挙げて説明を行ったが、インターポーザに搭載するＩＣチップの数は必ずしも２つである必要は無く、３つ以上であっても構わない。
【００１６】
更に、上記した本発明を適用した半導体装置の一例では、シリコンから成るインターポーザにスイッチング素子としてＭＯＳトランジスタが形成された例を挙げて説明を行ったが、基板はスイッチング素子を形成できるものであればいかなる材料であっても良く、例えば、ガラスから成る基板にスイッチング素子として薄膜トランジスタ素子を形成しても良い。
【００１７】
上記した本発明を適用した半導体装置の一例では、ＭＯＳトランジスタのスイッチをオンの状態とし、インターポーザの入力端子Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎからＩＣチップ（１）へ信号を入力すると共に、ＩＣチップ（１）からの出力信号を外部端子（Ｏ１、Ｏ２、…、Ｏｌ）から取り出すことによってＩＣチップ（１）のテストを行うことが可能であり、また、ＭＯＳトランジスタのスイッチをオフの状態とし、外部端子（Ｏ１、Ｏ２、…、Ｏｌ）からＩＣチップ（２）へ信号を入力すると共に、ＩＣチップ（２）からの出力信号をインターポーザの出力端子Ｐｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍから取り出すことによってＩＣチップ（２）のテストを行うことが可能であるために、インターポーザ全体としての良否判断のみならず、インターポーザに搭載されたＩＣチップ（１）及びＩＣチップ（２）の良否判断をも行うことができる。
【００１８】
また、インターポーザ上にチップ部品としてダンピング抵抗や終端抵抗が形成されているために、近年のインターポーザの内部信号ラインの高速化に伴う反射等の輻射効果による信号の劣化を抑制することができる。
【００１９】
【発明の効果】
以上述べてきた如く、本発明の半導体装置では、基板に搭載された個々のＩＣチップのテストを行うことが可能である。
【図面の簡単な説明】
【図１】本発明を適用した半導体装置の一例を説明するための回路図である。
【図２】ゲート電位ＶＧとドレイン電流ＩＤとの関係を示す模式的な図である。
【図３】従来の半導体装置を説明するための回路図である。
【符号の説明】
１ インターポーザ
２ ＩＣチップ（１）
３ ＩＣチップ（２）
４ オン抵抗自動補正回路
【発明の属する技術分野】
本発明は半導体装置に関する。詳しくは、基板に相互に配線で接続された複数のＩＣチップが配置された半導体装置に係るものである。
【０００２】
【従来の技術】
従来、複数のＩＣチップが搭載されたインターポーザのテストの一環として、インターポーザに流れる電流値を測定することにより良否の判断をする方法が採られている（例えば、特許文献１参照。）。
即ち、図３で示す様に、Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎで外部に接続されているＩＣチップ（１）１０１及びＰｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍで外部に接続されると共に、内部の配線によってＩＣチップ（１）と接続されているＩＣチップ（２）１０２が搭載されたインターポーザ１０３のテストを行う際には、Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎから信号を入力し、Ｐｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍから出力する信号を測定することにより良否の判断を行っている。
【０００３】
【特許文献１】
特開平７−４９３６６号公報 （第２−３頁、第１図）
【０００４】
【発明が解決しようとする課題】
ここで、従来のインターポーザは、内部に配置されたＩＣチップに配線を接続することのみを主な目的とし、配置されたＩＣチップが良品か不良品かという判定を下すことにはほとんど寄与しなかった。更に、集積回路等で長らく使われてきたＢＩＳＴ（組み込み自己テスト）等のテスト回路は通常ＩＣチップ側に格納されており、インターポーザ側に組み込まれることはなかった。
即ち、従来のインターポーザのテストでは、インターポーザ全体としての良否の判断を行うことはできるものの、インターポーザに搭載された個々のＩＣチップの良否判断を行うことはできなかった。
【０００５】
本発明は、上記の点に鑑みて創案されたものであって、基板に搭載された個々のＩＣチップのテストを行うことが可能である半導体装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置では、基板に相互に配線で接続された複数のＩＣチップが配置された半導体装置において、前記各ＩＣチップは入力配線及び出力配線により前記基板の外部に接続されると共に、前記ＩＣチップ間を接続する配線上に、各ＩＣチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入された。
【０００７】
ここで、各ＩＣチップが入力配線及び出力配線により基板の外部に接続されたことによって、個々のＩＣチップに外部から入力信号を供給することができると共に、個々のＩＣチップからの出力信号を取り出すことができる。
また、ＩＣチップ間を接続する配線上に、各ＩＣチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入されたことによって、通常動作モードとＩＣチップの動作確認モードとを切り換えることができる。
【０００８】
【発明の実施の形態】
図１は、本発明を適用した半導体装置の一例を説明するための回路図であり、ここで示すシリコンから成るインターポーザ１には、ＩＣチップ（１）２とインターポーザ内の配線によって接続されたＩＣチップ（２）３が搭載されており、インターポーザの入力端子としてＰｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎが形成され、インターポーザの出力端子としてＰｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍが形成されている。
【０００９】
ここで、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の各配線にはデプレッション型のＭＯＳトランジスタ（Ｍ１、Ｍ２、…、Ｍｌ）が直列に挿入されており、各ＭＯＳトランジスタのゲート電極は結合され、外部端子ＩＮ及びオン抵抗自動補正回路４と接続されている。なお、ＭＯＳトランジスタは外部電圧ＩＮの電圧レベルをコントロールすることによりスイッチング素子として機能する。更に、各ＭＯＳトランジスタのオン時の抵抗値の調整を行うことによって通常動作時にダンピング抵抗としての役割をも果たす。
なお、外部端子ＩＮは抵抗ＲＧを介してグランドに接続されており、外部端子ＩＮからの入力が無い場合にはグランドレベルを維持する様に構成されている。
【００１０】
また、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の各配線は抵抗（Ｒ１、Ｒ２、…、Ｒｌ）を介して外部端子（Ｏ１、Ｏ２、…、Ｏｌ）と接続されている。
更に、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の各配線とグランドとの間には終端抵抗（Ｑ１、Ｑ２、…、Ｑｌ）が形成されている。
【００１１】
ここで、ＭＯＳトランジスタは外部端子ＩＮの電圧レベルをコントロールすることによってＩＣチップの動作確認時にスイッチング素子として機能すれば充分であり、必ずしもデプレッション型のＭＯＳトランジスタである必要は無いが、図２で示すゲート電位ＶＧとドレイン電流ＩＤとの関係を示すＶＧ−ＩＤ特性からも明らかな様に、図２中符号ｂで示すエンハンス型のＭＯＳトランジスタはゲート電圧ＶＧ＝０Ｖでオフの状態となるのに対して、図２中符号ａで示すデプレッション型のＭＯＳトランジスタはゲート電圧ＶＧ＝０Ｖでオンの状態を維持するために、消費電力の低減という点を考慮するとデプレッション型のＭＯＳトランジスタである方が好ましい。
【００１２】
また、ゲート電圧ＶＧ＝０Ｖでオンの状態を維持するために、オン抵抗が低く、トランジスタサイズを小さくできるという点からもデプレッション型のＭＯＳトランジスタである方が好ましい。
更に、エンハンス型のＭＯＳトランジスタでは、ＰＭＯＳとＮＭＯＳの双方が必要であるためにトランジスタサイズが大きくなり、占有面積が広くなってしまうと同時に寄生容量が増加してしまうのに対して、デプレッション型のＭＯＳトランジスタでは、基本的にはＰＭＯＳでもＮＭＯＳでも良く、インターポーザの製造コストの低減を図るという点を考慮してもデプレッション型のＭＯＳトランジスタである方が好ましい。
【００１３】
また、ＭＯＳトランジスタは外部端子ＩＮの電圧レベルをコントロールすることによってＩＣチップの動作確認時にスイッチング素子として機能すれば充分であり、必ずしも通常動作時にダンピング抵抗としての役割を果たす必要は無いが、通常動作時におけるＩＣチップ（１）とＩＣチップ（２）間の信号品質の向上を図るために、ダンピング抵抗としての役割をも果たす方が好ましい。なお、インターポーザに搭載されたＩＣチップ（１）及びＩＣチップ（２）のテストを行うという観点からすると、オン抵抗自動補正回路は必ずしも必要では無いが、ＭＯＳトランジスタのオン時の抵抗値は製造バラツキ、電源電圧の変動及び温度変化等によって変動するために、これらの変動をでき得る限り小さくし、オン抵抗が一定となる様にオン抵抗自動補正回路が形成された方が好ましい。
【００１４】
また、インターポーザに搭載されたＩＣチップ（１）及びＩＣチップ（２）のテストを行うという観点からすると、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の配線とグランドとの間に必ずしも終端抵抗が形成される必要は無いが、上記したダンピング抵抗と同様に、通常動作時におけるＩＣチップ（１）とＩＣチップ（２）間の信号品質の向上を図るために、ＩＣチップ（１）とＩＣチップ（２）を接続するインターポーザ内の配線とグランドとの間に終端抵抗が形成された方が好ましい。なお、図１に示す回路図には記載していないが、上記したオン抵抗自動補正回路と同様の技術は終端抵抗に対しても有効である。
【００１５】
なお、上記した本発明を適用した半導体装置の一例では、２つのＩＣチップをインターポーザに搭載した例を挙げて説明を行ったが、インターポーザに搭載するＩＣチップの数は必ずしも２つである必要は無く、３つ以上であっても構わない。
【００１６】
更に、上記した本発明を適用した半導体装置の一例では、シリコンから成るインターポーザにスイッチング素子としてＭＯＳトランジスタが形成された例を挙げて説明を行ったが、基板はスイッチング素子を形成できるものであればいかなる材料であっても良く、例えば、ガラスから成る基板にスイッチング素子として薄膜トランジスタ素子を形成しても良い。
【００１７】
上記した本発明を適用した半導体装置の一例では、ＭＯＳトランジスタのスイッチをオンの状態とし、インターポーザの入力端子Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１３、…、Ｐｉｎ１ｎからＩＣチップ（１）へ信号を入力すると共に、ＩＣチップ（１）からの出力信号を外部端子（Ｏ１、Ｏ２、…、Ｏｌ）から取り出すことによってＩＣチップ（１）のテストを行うことが可能であり、また、ＭＯＳトランジスタのスイッチをオフの状態とし、外部端子（Ｏ１、Ｏ２、…、Ｏｌ）からＩＣチップ（２）へ信号を入力すると共に、ＩＣチップ（２）からの出力信号をインターポーザの出力端子Ｐｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２３、…、Ｐｉｎ２ｍから取り出すことによってＩＣチップ（２）のテストを行うことが可能であるために、インターポーザ全体としての良否判断のみならず、インターポーザに搭載されたＩＣチップ（１）及びＩＣチップ（２）の良否判断をも行うことができる。
【００１８】
また、インターポーザ上にチップ部品としてダンピング抵抗や終端抵抗が形成されているために、近年のインターポーザの内部信号ラインの高速化に伴う反射等の輻射効果による信号の劣化を抑制することができる。
【００１９】
【発明の効果】
以上述べてきた如く、本発明の半導体装置では、基板に搭載された個々のＩＣチップのテストを行うことが可能である。
【図面の簡単な説明】
【図１】本発明を適用した半導体装置の一例を説明するための回路図である。
【図２】ゲート電位ＶＧとドレイン電流ＩＤとの関係を示す模式的な図である。
【図３】従来の半導体装置を説明するための回路図である。
【符号の説明】
１ インターポーザ
２ ＩＣチップ（１）
３ ＩＣチップ（２）
４ オン抵抗自動補正回路
Claims (8)
- 基板に相互に配線で接続された複数のＩＣチップが配置された半導体装置において、
前記各ＩＣチップは入力配線及び出力配線により前記基板の外部に接続されると共に、
前記ＩＣチップ間を接続する配線上に、各ＩＣチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入された
ことを特徴とする半導体装置。 - 前記トランジスタ素子は、ダンピング抵抗として機能する
ことを特徴とする請求項１に記載の半導体装置。 - 前記ＩＣチップ間を接続する配線上に終端抵抗が形成された
ことを特徴とする請求項１または請求項２に記載の半導体装置。 - 前記トランジスタ素子は、デプレッション型である
ことを特徴とする請求項１、請求項２または請求項３に記載の半導体装置。 - 前記トランジスタ素子と抵抗自動補正回路を接続した
ことを特徴とする請求項２、請求項３または請求項４に記載の半導体装置。 - 前記終端抵抗と抵抗自動補正回路を接続した
ことを特徴とする請求項３、請求項４または請求項５に記載の半導体装置。 - 前記基板がシリコン基板である
ことを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５または請求項６に記載の半導体装置。 - 前記基板がガラス基板である
ことを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５、請求項６または請求項７に記載の半導体装置。
Priority Applications (5)
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|---|---|---|---|
| JP2003113532A JP2004317382A (ja) | 2003-04-18 | 2003-04-18 | 半導体装置 |
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| KR1020040026784A KR20040090936A (ko) | 2003-04-18 | 2004-04-19 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003113532A JP2004317382A (ja) | 2003-04-18 | 2003-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004317382A true JP2004317382A (ja) | 2004-11-11 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003113532A Pending JP2004317382A (ja) | 2003-04-18 | 2003-04-18 | 半導体装置 |
Country Status (5)
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|---|---|
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| JP (1) | JP2004317382A (ja) |
| KR (1) | KR20040090936A (ja) |
| CN (1) | CN1298038C (ja) |
| TW (1) | TWI241670B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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