KR20040090936A - 반도체 장치 - Google Patents

Abstract

인터포저(interposer)상에 탑재된 각각의 IC 칩에 대한 테스트를 가능하게 하는 반도체 장치가 제공된다. 제1 IC 칩 및 제2 IC 칩이 탑재된 인터포저를 갖는 반도체 장치에서, 제1 IC 칩 및 제2 IC 칩은 입력 배선 및 출력 배선 각각에 의해 인터포저 외부에서 접속되고, 스위치로 작용하는 트랜지스터 소자는 제1 IC 칩 및 제2 IC 칩사이에서 접속하는 배선내에서 직렬로 삽입된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것이고, 특히, 기판에 서로 배선으로 접속된 복수의 IC 칩이 배치된 반도체 장치에 관한 것이다.

종래에는, 복수의 IC 칩이 탑재된 인터포저의 테스트의 일환으로서, 인터포저에 흐르는 전류값을 측정하는 것에 의해 인터포저가 요구되는 조건을 충족시키는지 여부의 판단을 하는 방법이 채용되고 있다(예를 들면, 일본 특개평 7-49366, 페이지 2 내지 3 도 1 참조). 구체적으로, 도 3에 도시된 인터포저(103)은 다음 방식으로 테스트된다. 인터포저(103)는 Pinl1, Pin12, Pin13, ... , Pinln에서 외부에 접속되어 있는 IC 칩(1)(101) 및 Pin21, Pin22, Pin23,..., Pin2m에서 외부에 접속됨과 함께, 내부의 배선에 의해서 IC 칩(1)과 접속되어 있는 IC 칩(2)(102)를 갖는다. 인터포저(103)에 대한 테스트는, Pinl1, Pin12, Pin13,... Pinln에 신호를 입력하고, Pin21, Pin22, Pin23,..., Pin2m으로부터 출력되는 신호를 측정하는 것에 의해 수행된다.

종래에는, 내부에 배치된 IC 칩에 배선을 접속하는 것만을 주된 목적으로 한다. 따라서, 인터포저는 배치된 IC 칩이 요구조건을 충족시키는지 여부에 대한 판단에는 거의 기여하지 않았다. 또한, 집적 회로 등으로 오랫동안 사용되어 온 BIST(built-in self test)등의 테스트 회로는 통상 IC 칩측에 저장되어 있고, 인터포저측에 조립되는 것은 없었다. 즉, 종래의 인터포저의 테스트에서는, 인터포저 전체가 테스트될 수 있지만, 인터포저에 탑재된 개개의 IC칩이 요구 조건을 충족시키는지 여부를 판단하는 것은 곤란하였다.

따라서, 기판에 탑재된 개개의 IC 칩의 테스트를 행하는 것이 가능한 반도체 장치를 제공하는 것이 바람직하다. 본 발명은 전술한 바에 따라 창안되었다.

도 1은 본 발명이 적용된 반도체 장치의 일례를 설명하기 위한 회로도.

도 2는 게이트 전위 VG와 드레인 전류 ID와의 관계를 나타내는 개략도.

도 3은 종래의 반도체 장치를 설명하기 위한 회로도.

<도면의 주요부분에 대한 간단한 설명>

1 : 인터포저

2 : IC 칩

4 : 저항 자동 보정 회로

본 발명의 실시예에 따르면, 반도체 장치가 제공된다. 기판에 서로 배선으로 접속된 복수의 IC 칩이 배치된 반도체 장치에서, 각각의 IC 칩은 입력 배선 및 출력 배선에 의해 상기 기판의 외부에 접속됨과 함께, IC 칩 사이를 접속하는 배선상에, 각 IC칩의 동작 확인 스위치로서 기능하는 트랜지스터 소자가 직렬로 삽입된다.

이러한 반도체 장치에서, 각각의 IC 칩이 입력 배선 및 출력 배선에 의해 기판의 외부에 접속되기 때문에, 개개의 IC 칩에 기판 외부로부터 입력 신호를 공급할 수 있음과 함께, 개개의 IC 칩으로부터 출력된 신호가 기판 외부에서 추출될 수 있다. 또한, IC 칩 사이를 접속하는 배선상에, 각 IC 칩의 동작 확인 스위치로서 기능하는 트랜지스터 소자가 직렬로 삽입된 것에 의해서, 통상 동작 모드와 IC 칩의 동작 확인 모드로의 전환이 가능해진다.

전술한 바와 같이, 본 발명의 반도체 장치에 따르면, 기판상에 설치된 개개의 IC칩에 대한 테스트를 행하는 것이 가능하다.

<실시예>

도 1은 본 발명을 적용한 반도체 장치의 일례를 설명하기 위한 회로도이다. 여기서 도시하는 실리콘으로 이루어지는 인터포저(1)에는 IC칩(1)2과 인터포저(1) 내의 배선에 의해 IC칩(1)2에 접속된 IC 칩(2)3이 탑재되어 있다. 인터포저(1)의 입력 단자로서 Pin11, Pin12, Pin13,..., Pinln이 형성되고, 인터포저의 출력 단자로서 Pin21, Pin22, Pin23,..., Pin2m이 형성되어 있다.

여기서, IC 칩(1)과 IC 칩(2)을 접속하는 인터포저 내의 각 배선에는 공핍형(depletion)의 MOS 트랜지스터(M1, M2, ..., Ml)이 직렬로 삽입되어 있다. 각 MOS 트랜지스터의 게이트 전극은 결합되고, 외부 단자 IN 및 온-상태(on-state) 저항 자동 보정 회로(4)와 접속되어 있다. 또한, MOS 트랜지스터는 외부 전압 IN의 전압 레벨을 제어하는 것에 의해 스위칭 소자로서 기능한다. 더욱이, 각 MOS 트랜지스터의 온 상태시의 저항값의 조정을 행함으로써 통상 동작 시에 댐핑(damping) 저항으로서의 역할도 수행한다. 또한, 외부 단자 IN은 저항 RG를 개재하여 접지에 접속되어 있고, 외부 단자 IN에서의 입력이 없는 경우에는 접지 레벨을 유지하도록 구성된다.

또한, IC 칩(1)과 IC 칩(2)을 접속하는 인터포저 내의 각 배선은 저항(R1, R2,..., Rl)를 개재하여 외부 단자(O1, O2,..., Ol)와 접속되어 있다. 더욱이, IC 칩(1)과 IC 칩(2)를 접속하는 인터포저 내의 각 배선과 접지와의 사이에는 종단 저항(Q1, Q2,..., Ql)이 형성되어 있다.

여기서, MOS 트랜지스터는 외부 단자 IN의 전압 레벨을 제어함으로써 IC 칩의 동작 확인 시에 스위칭 소자로서 기능하면 충분하고, 반드시 공핍형 FET의 MOS 트랜지스터일 필요는 없다. 그러나, 도 2에서 도시하는 게이트 전위 V_G와 드레인 전류 I_D와의 관계를 나타내는 V_G- I_D특성으로부터도 분명한 바와 같이, 도 2의 부호 "b"에서 도시하는 인핸스먼트형 FET의 MOS 트랜지스터는 게이트 전압 V_G= 0V에서 오프의 상태가 되는데 대하여, 도 2의 부호 "a"에서 도시하는 공핍형 FET의 MOS 트랜지스터는 게이트 전압 V_G= 0V에서 온의 상태를 유지한다. 따라서, 소비 전력의 저감이라는 점을 고려하면, 공핍형 FET 의 MOS 트랜지스터가 더 바람직하다.

또한, 게이트 전압 V_G= 0V에서 온의 상태를 유지하기 위해서, 온 저항이 낮게, 트랜지스터 사이즈를 작게 할수 있다는 점으로부터도 공핍형의 M0S 트랜지스터가 바람직하다. 더욱이, 인핸스먼트형 FET의 MOS 트랜지스터에서는, PMOS와 NMOS의 쌍방이 필요하여, 트랜지스터 사이즈가 커져, 점유 면적이 넓게 되고 동시에 기생 용량이 증가한다. 그러나, 공핍형 FET의 M0S 트랜지스터에서는, 기본적으로는 PMOS 또는 NMOS라도 무방하고, 인터포저의 제조 비용의 저감을 도모한다고 하는 점을 고려해도 공핍형의 M0S 트랜지스터가 더 바람직하다.

또한, MOS 트랜지스터는 외부 단자 IN의 전압 레벨을 제어함으로써 IC 칩의 동작 확인시에 스위칭 소자로서 기능하면 충분하다. 따라서, MOS 트랜지스터는 반드시 통상 동작 시에 댐핑 저항으로서의 역할을 완수하는 필요는 없다. 그러나, 통상 동작 시에서의 IC 칩(1)과 IC 칩(2) 사이의 신호 품질의 향상을 도모하기 위해, MOS 트랜지스터가 댐핑 저항으로서의 역할을 하는 것도 바람직하다. 또한, 인터포저에 탑재된 IC 칩 (1) 및 IC 칩 (2)의 테스트를 행한다고 하는 관점으로 보아, 온-상태 저항 자동 보정 회로는 반드시 형성될 필요는 없지만, MOS 트랜지스터의 온 상태시의 저항값은 제조 변동, 전원 전압의 변동 및 온도 변화 등에 의해서 변동하기때문에, 이들의 변동을 가능한 작게 하여, 온-상태 저항이 일정하여 지도록 온-상태 저항 자동 보정 회로가 형성되는 것이 바람직하다.

인터포저에 탑재된 IC 칩(1) 및 IC 칩(2)의 테스트를 행한다고 하는 관점에서, IC 칩(1)과 IC 칩(2)를 접속하는 인터포저 내의 배선과 접지와의 사이에 반드시 종단 저항이 형성될 필요는 없지만, 전술한 댐핑 저항과 같이 통상 동작 시에서의 IC 칩(1)과 IC 칩(2) 사이의 신호 품질의 향상을 도모하기 위해, IC 칩(1)과 IC칩(2)를 접속하는 인터포저 내의 배선과 접지와의 사이에 종단 저항이 형성되는 것이 바람직하다. 또한, 도 1에 도시하는 회로도에는 기재하지 않았지만, 전술한 온상태 저항 자동 보정 회로와 마찬가지의 기술은 종단 저항에 대하여도 유효하다.

전술한 본 발명을 적용한 반도체 장치의 일례에서는, 2개의 IC 칩을 인터포저에 탑재한 예를 들고 설명을 하였지만, 인터포저에 탑재되는 IC 칩의 수는 반드시 2개일 필요는 없고, 3개 이상일 수도 있다.

전술한 본 발명을 적용한 반도체 장치의 일례에서는, 실리콘으로 이루어지는 인터포저에 스위칭 소자로서 M0S 트랜지스터가 형성된 예를 들어 설명을 하였지만, 기판은 스위칭 소자를 형성할 수 있는 것이면 어떠한 재료이다더라도 좋고, 예를 들면, 유리로 이루어지는 기판에 스위칭 소자로서 박막 트랜지스터 소자를 형성해도 된다.

전술한 본 발명을 적용한 반도체 장치의 일례에서는, M0S 트랜지스터의 스위치를 온 상태로 하여, 인터포저의 입력 단자 Pin11, Pin12, Pin13,..., Pinln에서 IC 칩(1)에 신호를 입력함과 함께, IC 칩(1)으로부터의 출력 신호를 외부 단자(O1, O2,..., O1)로부터 추출하는 것에 의해서 IC 칩(1)의 테스트를 행하는 것이 가능하고, 또한, M0S 트랜지스터의 스위치를 오프의 상태로 하고, 외부 단자(O1, O2,...,O1)로부터 IC 칩(2)에 신호를 입력함과 함께, IC 칩(2)으로부터의 출력 신호를 인터포저의 출력 단자 Pin21, Pin22, Pin23,..., Pin2m에서 추출하는 것에 의해서 IC 칩(2)의 테스트를 행하는 것이 가능하기 위해서, 인터포저 전체로서 요부 조건의 충족 여부에 대한 판단뿐만아니라, 인터포저에 탑재된 IC 칩(1) 및 IC칩(2)의 조건 충족 여부 판단을도 행하는 것이 가능해진다.

또한, 인터포저상에 칩 부품으로서 댐핑 저항이나 종단 저항이 형성되어 있기 때문에, 최근의 인터포저의 내부 신호 라인의 고속화에 수반하는 반사(reflection)등의 방사 효과(radition effect)에 의한 신호의 열화를 억제할 수 있다.

전술한 실시예들은 본 발명의 일례일뿐이다. 본 발명은 일러한 실시예들에 제한되는 것은 아니며, 그 설계등에 따른 다양한 변형, 조합 및 서브-조합이 본 발명의 범주를 벗어남이 없이 만들어질수 있다는 것을 알아야한다.

이상 전술한 바와 같이, 본 발명의 반도체 장치에서는, 기판에 탑재된 개개의 IC 칩의 테스트를 행하는 것이 가능하다.

Claims (8)

1. 반도체 장치에 있어서,

   기판상에 배치되고 서로 배선으로 접속된 복수의 IC 칩 - 상기 각 IC 칩은 입력 배선 및 출력 배선에 의해 상기 기판의 외부에 접속됨-; 및

   상기 각각의 IC 칩의 동작 확인 스위치로서 기능하는 트랜지스터 소자 - 상기 트랜지스터 소자는 상기 각각의 IC 칩 사이를 접속하는 상기 배선내에, 직렬로 삽입됨 - 를 포함하는 반도체 장치.
2. 제1항에 있어서,

   상기 트랜지스터 소자는 댐핑(damping) 저항으로서 기능하는 반도체 장치.
3. 제1항에 있어서,

   상기 IC 칩 사이를 접속하는 상기 배선상에 종단(termination) 저항이 형성되는 반도체 장치.
4. 제1항에 있어서,

   상기 트랜지스터 소자는 공핍형(depletion mode) FET인 반도체 장치.
5. 제2항에 있어서,

   상기 트랜지스터 소자와 저항 자동 보정 회로가 접속된 반도체 장치.
6. 제3항에 있어서,

   상기 종단 저항과 상기 저항 자동 보정 회로가 접속된 반도체 장치.
7. 제1항에 있어서,

   상기 기판은 실리콘 기판인 반도체 장치.
8. 제1항에 있어서,

   상기 기판은 유리 기판인 반도체 장치.