TWI241670B - Semiconductor device - Google Patents

Semiconductor device

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TWI241670B
TWI241670B TW093110719A TW93110719A TWI241670B TW I241670 B TWI241670 B TW I241670B TW 093110719 A TW093110719 A TW 093110719A TW 93110719 A TW93110719 A TW 93110719A TW I241670 B TWI241670 B TW I241670B
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Description

1241670 九、發明說明： 【關於申請之交叉引用】 本申請文件係以2003年4月18日向日本專利局申請的曰 本優先權文件JP2⑽3-H3532爲基礎，其整體内容以引用的 方式併入本文中。 【發明所屬之技術領域】 本發明係關於一半導體裝置，詳言之，係關於其中複數 個1C晶片配置於一基板之上並藉由佈線相互連接的一半導 體裝置。 【先前技術】 在相關技術中，作爲於其上安裝複數個IC晶片的内插器 檢查（inspection)的一部分，藉由測量該内插器中的一電流 採用用於測試該内插器是否滿足所需條件的一種方法。（例 如，參見曰本專利申請公告號No.Hei 7-49366，第2頁至第3 頁，圖1)。具體地，圖3中示出的一内插器i 〇3以以下方式 測試。該内插器103具有一 1C晶片⑴1〇1和一 IC晶片 (2)102 ’該1C晶片（1)1〇1用接腳11、接腳12、接腳13......、 接腳In外接該内插器103，該1(：晶片（2)1〇2用接腳21、接腳 22、接腳23......、接腳2m外接該内插器103，並藉由内部佈 線連接到該1C晶片（1)。藉由向接腳丨丨、接腳丨2、接腳 13......、接腳1 n中輸入信號和測量從接腳2 1、接腳22、接 腳23......、接腳2m輸出的信號完成該内插器103的測試。 【發明内容】 在相關技術中，提供這種内插器的一主要目的係連接配 91332.doc 1241670 晉 甘 r|"> /L· 了「日 、/、 朽晶片之間的佈線。因此，在判斷配置於其中 的1C日日片疋否滿足所需的條件中，該内插器沒有起作用。 另 夕卜 士 ，一測試電路例如一 BIST(内裝自測試），其已用作長 時間測試—積體電路等，上述測試結果通常儲存於_Ic^ 片内而不是儲存於一内插器内。換言之，在相關技術的 内插器測試中，儘管可以測試整個内插器，但很難判斷安 裝於内插器上的個別1C晶片是否滿足一所需的條件。 希望提供一種能實現安裝於基板之上的個別1C晶片測試 的半導體裝置。鑒於以上觀點製作了本發明。 根據本發明的一實施例，提供一半導體裝置。該半導體 裝置包括配置於一基板上的複數個1C晶片和一用作操作檢 查開關的電晶體元件，該複數個1C晶片藉由佈線相互連 接，其中藉由輸入佈線和輸出佈線每個1C晶片連接到基板 的外部’該電晶體元件串聯插入到IC晶片之間的佈線連接 中。 在该半導體裝置中，由於藉由輸入佈線和輸出佈線每個 IC晶片外接該基板，信號可以從基板的外部輸入到每個IC 晶片，以及從每個1C晶片輸出的信號可以輸出到基板的外 部。此外，由於用於每個1(:晶片的用作操作檢查開關的該 電晶體元件串聯插入到該IC晶片之間的佈線連接中，因此 對於IC晶片能夠在一正常工作方式和一工作檢查模式之間 轉換。 如上所述，根據本發明的半導體裝置，能夠完成對安裝 於一基板上的每個1C晶片測試。 9l332.doc 1241670 【實施方式】 Θ τ σ兒月k用本發明的半導體裝置的例子的電路圖。在 圖中不出的切製成的—内插器1具有-1C晶>}⑴2和1C晶 ()hIC曰曰片（2)3藉由於内插器1内的内連佈線連接到 1C晶片（1)2。一接腳u、接腳12、接腳13 ··.·.·、接腳ln 用作内插益1的輸入端子，一接腳2卜接腳22、接腳Μ······、 接腳2m用作内插器1的輸出端子。 空乏型FET(M1、M2、····.·Ml)的MOS電晶體串聯插入到 將該i—c晶片⑴連接到内插器内的該ic晶片⑺的各個佈線 中每個MOS電曰曰體的閘極耗合並連接到一外部終端以 及連接到一通態（on_state)電阻自動補償電路扣藉由控制該 外部終端IN的-電壓位準電晶體用作—開關元件。 此外，在正常工作期間藉由調節每個M〇s電晶體處於接通 時的電阻值，該MOS電晶體還用作-阻尼電阻器。該外部 鳊子IN藉由一電阻器RG接地，並且當該外部端子Μ沒有輸 入時設置使得外部端子以保持一接地位準。 藉由電阻器（Rl、R2··.···R1)連接内插器内的該IC晶片⑴ 矛4 1C曰曰片（2)的各個佈線也連接到外部終端（〇1、 02、……01)。此外，終端電阻（Ql、Q2、……Q1)形成在接 地端和連接内插器内部的該IC晶片（1)和該IC晶片（2)的各 個佈線之間。 在對1C晶片工作檢查時，如果M〇s電晶體用作藉由控制 該外部終端IN的一電壓位準的一開關元件，用作該情況的 MOS電晶體係足夠的，以致於沒有必要總是一空乏型托丁 91332.doc 1241670 的MOS電晶體。然而，從一 Vg_Id特性很明顯示出圖2中在 一閘極電位VG和一漏電流iD之間的關係，當一閘極電壓係 vG=ov時，在圖中標記爲一符號"a，，的一空乏型fet的m〇s 電晶體保持接通狀態，而當—閘極電壓係Vg=〇v時，在圖 中標記爲一符號”b”的一增強型FET的一 M〇s電晶體變爲斷 開狀態。因此，從降低電源消耗的觀點看，較佳為空乏型 FET的M0S電晶體。 因爲當一閘極電壓係vG=ov時，空乏型FE丁的M〇s電晶體 保持於接通狀態，通態電阻低且可以減小一電晶體的一尺 寸，所以較佳使用該空乏型FET的M0S電晶體。與此同時， 由於增強型FET的M0S電晶體需要PM0S和NM〇s，所以一 電晶體尺寸變大，一電晶體佔用的面積變寬，並且還增大 了寄生電容。反之，空乏型FET^M〇s電晶體基本上需要 PM0S或NM0S中任何一個，因此當考慮到製造該内插器的 成本降低時它也係有利的。 當藉由控制該外部終端IN的一電壓位準實現對IC晶片工 作檢查時’如果該M0S電晶體用作一開關元件，用作該情 況的M0S電晶體係足夠的。因此，在正常工作期間M〇s電 晶體沒有必要總是用作阻尼電阻器。然而，在正常工作期 間爲了提高1C晶片（1)和1C晶片（2)之間的信號特性，較佳 M〇S電sa體用作阻尼電阻器。從實現對安裝於該内插器上 的該1C晶片（1)和該1C晶片（2)測試的觀點看，沒有必要總是 形成通態電阻自動補償電路，然而由於MOS電晶體在接通 狀態時的一電阻值依賴於製造的變化、電源電壓的波動和 9l332.doc 1241670 /JZL度改憂而波動，較佳形成用於抑制這些波動盡可能小的 通心電阻自動補償電路，以保持該通態電阻不變。 從貫現對安裝在該内插器上的該仄晶片（1)和該ic晶片（2) 測4的觀點看，沒有必要在地和連接内插器内的ic晶片〇) 和IC Μ片（2)的佈線之間總是形成終端電阻。然而，與具有 上述的阻尼電阻器相似，在正常工作期間爲了提高該心曰曰 片（1)和該1C晶片（2)之間的信號特性，在地和連接該内插器 内的C曰曰片（1)和1C晶片（2)的佈線之間形成終端電阻係較 佳地。儘管沒有在圖丨中示出的電路圖中說明，但作爲上述 的通態電阻自動補償電路的類似技術對於該終端電阻同樣 有效。 在介紹的應用本發明的半導體裝置的例子中，儘管參考 具有兩個1C晶片的内插器做出解釋，但安裝在内插器之上 的1C曰曰片的數目不限於兩個，可以係三個或更多。 在介紹的應用本發明的半導體裝置的例子中，儘管參考 在形成爲該開關元件的M0S電晶體上由矽製造的内插器做 出解釋，但只要能夠形成開關元件，對於該基板可以使用 任何性質的材料。例如，在由玻璃構成的基板上可以形成 用作一開關元件的一薄膜電晶體元件。 在以上介紹的應用本發明的半導體裝置的例子中，當 MOS電aa體的開關没爲接通狀態時，執行對該IC晶片（j) 的測試，自内插器的輸入終端接腳u、接腳12、接腳 13......接腳1 n向1c晶片（1)輸入信號，從外部終端（〇^、
02、···.··〇1)處獲得來自1C晶片⑴的輸出信號；以及當M0S 91332.doc 1241670 電曰曰曰體的一開關設爲關閉狀態時，執行對1C晶片（2)的測 試’從外部終端（〇1、〇2、......〇1)向該1C晶片（2)輸入信號， 從内插器的輸出終端接腳2 1、接腳22、接腳23......、接腳 2m處獲得來自1C晶片（2)的輸出信號。因此，不僅對於整個 内插器而且對於安裝在内插器上的1C晶片（1)和1C晶片 (2) ’可以檢查所需的條件是否滿足。 而且’由於一阻尼電阻器和一終端電阻作爲晶片組件形 成在内插器上，所以由輻射效應導致的信號變差也可以得 到控制’例如由於一近來内插器的一較快内信號線的反射 所産生的輻射效應。 最後’以上描述的實施例和例子僅係本發明的範例。應 该注意到本發明並不僅僅限於這些實施例和例子，並且在 沒有脫離本發明的範圍下可以根據它的設計等進行各種修 改、組合和變形。 【圖式簡單說明】 圖1係說明應用本發明的半導體裝置的例子的電路圖； 圖2係不出在一閘極電位VG和一汲極電流ID之間關係的 一示意圖；以及 圖3係說明於相關技術中的一半導體裝置的一電路圖。 【主要元件符號說明】 1 内插器 2 1C晶片⑴ 3 IC晶片（2) 4 通態電阻自動補償電路 91332.doc -10 - 1241670 101 1C晶片（1) 102 1C晶片（2) 103 内插器
91332.doc -Π -

Claims (1)

1241670 十、申請專利範圍： 1 · 一種半導體裝置，其包括： 複數個1C晶片，藉由佈線相互連接且配置於一基板上； 其中各該等1C晶片藉由輸入佈線和輸出佈線外接該基 板；以及 -電晶體it件，用作對各該晶片的—操作檢查開 關’串聯地插入到該等10晶4之間的該佈線中。 2·根據申請專利範圍第】項之半導體裝置，其中該電晶體元 件用作一阻尼電阻器。 3. 根據申請專利範圍第丨項之半導體裝置，其中一終端電阻 形成在連接於該等IC晶片之間的該佈線之上。 4. 根據申請專利範圍第丄項之半導體纟置，其中該電晶體元 件係一空乏型FET。 5. 根據申睛專利範圍第2項之半導體裝置，其中該電晶體元 件和一電阻自動補償電路連接。 6·根據申請專利範圍第3項之半導體裝置，其中該終端電阻 和該電阻自動補償電路連接。 7·根據申請專利範圍第丨項之半導體裝置，其中該基板係一 ^夕基板。 8·根據申请專利範圍第丨項之半導體裝置，其中該基板係一 玻璃基板。 91332.doc
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