JP2008048172A - 入出力回路 - Google Patents

Abstract

【課題】入出力回路に対し安定な試験を行う。
【解決手段】入出力端子ＤＱに出力信号を出力する出力段は、ＰｃｈトランジスタＰ１と抵抗素子Ｒ１とを負荷とするＮｃｈトランジスタＮ１、ＰｃｈトランジスタＰ２と抵抗素子Ｒ２とを負荷とするＮｃｈトランジスタＮ２から構成される差動対と、差動対への動作電流を供給するＮｃｈトランジスタＮ３と、を含む。入出力端子ＤＱは、ＮｃｈトランジスタＮ１のドレインに接続される。通常動作モード（ＴＭ＝Ｌ）では、ＰｃｈトランジスタＰ１、Ｐ２をオンとし、差動対にリードデータ信号ＲＤを供給し、ＮｃｈトランジスタＮ３のゲートに所定の電圧ＣＣを供給し、テストモード（ＴＭ＝Ｈ）では、ＰｃｈトランジスタＰ１のゲートとＮｃｈトランジスタＮ３のゲートとにリードデータ信号ＲＤを供給し、ＮｃｈトランジスタＮ１をオンとして、出力段をＣＭＯＳ回路で構成する。
【選択図】図１

Description

本発明は、入出力回路に係り、特に、テストモードを備える半導体デバイスの入出力回路に係る。

近年、半導体デバイスの高速化の進展が著しく、メモリデバイスにおいても高速化に伴って、図３に示すような差動（ディファレンシャル）構成の出力回路が用いられている。図３の出力回路は、ＮｃｈトランジスタＮ１、Ｎ２が差動対を構成し、ＮｃｈトランジスタＮ１、Ｎ２のソースに、出力振幅調整用のＮｃｈトランジスタＮ３のドレインが接続される。ＮｃｈトランジスタＮ３は、ソースが接地され、ゲートに所定の電圧となる信号ＣＣが与えられて出力信号の振幅を調整する。ＮｃｈトランジスタＮ１、Ｎ２のそれぞれのドレインには、入出力端子ＤＱ、ＤＱＮがそれぞれ接続され、さらに、負荷として終端（Ｔｅｒｍｉｎａｔｉｏｎ）抵抗Ｒ１、Ｒ２のそれぞれの一端が接続される。終端抵抗Ｒ１、Ｒ２のそれぞれの他端には、終端抵抗調整用のＰｃｈトランジスタＰ１、Ｐ２のそれぞれのドレインが接続される。ＰｃｈトランジスタＰ１、Ｐ２のそれぞれのドレインは電源に接続されると共に、ゲートが接地され、ここではＰｃｈトランジスタＰ１、Ｐ２はオン状態となっている。データ出力時には、ＮｃｈトランジスタＮ１及びＮ２のゲートに入力されるディファレンシャル信号であるリードデータ信号ＲＤ、／ＲＤ（符号「／」は反転を意味する）によって、入出力端子ＤＱおよびＤＱＮが駆動される。このような構成の出力回路において、通常動作では高速化のために入出力端子ＤＱ、ＤＱＮの出力振幅レベルは、数１００ｍＶ程度である。

ところで、図３に示すような出力回路において、通常動作（高速動作）で確認及び試験することができるテスタは、高速に小振幅の信号を扱わねばならないために高価である。そこで、ウエハテストやメモリセルの試験では、デバイスに対してテストモードを用意し、安価なテスタを用いて低速で試験するのが一般的である。しかしながら、図３の回路構成では、リードデータ信号の極性に関わらず、Ｐ１→Ｎ１→Ｎ３もしくはＰ２→Ｎ２→Ｎ３のそれぞれのトランジスタを介して常に貫通電流が流れてしまう。このために出力端子の同時測定個数を増やそうとすると消費電流が増大してしまう。したがって、同時測定個数が制限されてしまうことになる。また、出力振幅が小さいために試験における安定性も損なわれ、振幅を大きくしようとすると、オープンドレイン構成であるために更に消費電流の増大を招くことになる。

本発明の１つのアスペクトに係る入出力回路は、第１の入出力端子と、第１の入出力端子に出力信号を出力する出力段回路と、通常動作モードでは差動対で構成され、テストモードではＣＭＯＳ回路で構成されるように出力段回路を制御する制御回路と、を備える。

第１の展開形態の入出力回路において、出力段回路は、第１導電型ＭＯＳトランジスタと抵抗素子とを縦続に接続した２つの縦続接続回路と、該縦続接続回路をそれぞれ負荷とする第１および第２の第２導電型ＭＯＳトランジスタから構成される差動対と、差動対への動作電流を供給する第３の第２導電型ＭＯＳトランジスタと、を含み、第１の入出力端子は、第１の第２導電型ＭＯＳトランジスタのドレインに接続され、制御回路は、通常動作モードでは、２つの第１導電型ＭＯＳトランジスタをオンとし、差動対に入力信号を供給し、第３の第２導電型ＭＯＳトランジスタの制御端に所定の電圧を供給し、テストモードでは、第１の第２導電型ＭＯＳトランジスタ側に接続される第１導電型ＭＯＳトランジスタの制御端と第３の第２導電型ＭＯＳトランジスタの制御端とに入力信号を供給し、第１の第２導電型ＭＯＳトランジスタをオンとするように、出力段回路を制御することが好ましい。

第２展開形態の入出力回路において、第１の入出力端子に接続され、第１の入出力端子から信号を入力するバッファ回路を備え、制御回路は、入力許可信号が入力された場合には、テストモードにおいて、第１導電型ＭＯＳトランジスタおよび第３の第２導電型ＭＯＳトランジスタをオフとするように制御するようにしてもよい。

第３展開形態の入出力回路において、第２の第２導電型ＭＯＳトランジスタのドレインに接続される第２の入出力端子を備え、制御回路は、テストモードにおいて、第２の第２導電型ＭＯＳトランジスタをオフとするように制御するようにしてもよい。

本発明によれば、テストモードにおいて出力段がＣＭＯＳ回路で構成されるために、消費電流が削減され、更にＣＭＯＳレベルの振幅の出力信号が得られる。したがって、安価なテスタを用いても同時測定個数が少なく制限されること無く、出力信号の振幅も増大し、安定に試験を行うことが可能となる。

本発明の実施形態に係る入出力回路において、入出力端子（図１のＤＱ）に出力信号を出力する出力段は、Ｐｃｈトランジスタ（図１のＰ１）と抵抗素子（図１のＲ１）とを負荷とするＮｃｈトランジスタ（図１のＮ１）、Ｐｃｈトランジスタ（図１のＰ２）と抵抗素子（図１のＲ２）とを負荷とするＮｃｈトランジスタ（図１のＮ２）から構成される差動対と、差動対への動作電流を供給するＮｃｈトランジスタ（図１のＮ３）と、を含む。入出力端子（図１のＤＱ）は、Ｎｃｈトランジスタ（図１のＮ１）のドレインに接続される。通常動作モード（ＴＭ＝Ｌレベル）では、Ｐｃｈトランジスタ（図１のＰ１、Ｐ２）をオンとし、差動対にリードデータ信号（図１のＲＤ）を供給し、Ｎｃｈトランジスタ（図１のＮ３）のゲートに所定の電圧（図１のＣＣ）を供給する。テストモード（ＴＭ＝Ｈレベル）では、Ｐｃｈトランジスタ（図１のＰ１）のゲートとＮｃｈトランジスタ（図１のＮ３）のゲートとにリードデータ信号（図１のＲＤ）を供給し、Ｎｃｈトランジスタ（図１のＮ１）をオンとして、出力段をＣＭＯＳ回路で構成されるようにする。

このように終端抵抗を備えたディファレンシャル構成の出力回路を持つデバイスにおいて、テストモード時に、終端抵抗（図１のＲ１）のイネーブル用のＰｃｈトランジスタ（図１のＰ１）と出力レベル調整用のＮｃｈトランジスタ（図１のＮ３）とを利用してＣＭＯＳインバータ回路を構成する。このような構成によって、テストモード時には、消費電流を削減しつつ出力振幅の増大による安定したテストが可能となる。以下、実施例に即し、図面を参照して詳細に説明する。

図１は、本発明の第１の実施例に係る出力回路の構成を示す回路図である。図１において、入出力回路は、ＮｃｈトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、ＰｃｈトランジスタＰ１、Ｐ２、Ｐ３、終端抵抗Ｒ１、Ｒ２、マルチプレクサ１、２、トランスファゲート１０、１１、２０、入出力端子ＤＱ、ＤＱＮを備える。

リードデータ信号ＲＤは、トランスファゲート２０を介して信号Φ１としてマルチプレクサ１の一つの入力端に入力される。他の入力端が接地されているマルチプレクサ１の出力は、ＰｃｈトランジスタＰ１のゲートに接続される。また、信号Φ１は、マルチプレクサ２の一つの入力端に入力され、他の入力端に信号ＣＣが与えられるマルチプレクサ２の出力は、ソースが接地されるＮｃｈトランジスタＮ３のゲートに接続される。信号ＣＣは、通常モード時における出力振幅調整用に使用する信号である。

ここでマルチプレクサ１、２は、テストモード信号ＴＭの極性（ＨまたはＬ）によって信号を選択する。テストモード信号ＴＭは、通常モード時にＬレベルであって、テストモード時にＨレベルになる信号である。また、トランスファゲート１０、１１は、テストモード時に非導通（開放）となり、トランスファゲート２０は、テストモード時に導通（短絡）される。

ソースが電源に接続されるＰｃｈトランジスタＰ１のドレインは、終端抵抗Ｒ１を介して入出力端子ＤＱ及びＮｃｈトランジスタＮ１のドレインに接続される。また、ソースが電源に接続され、ゲートが接地されるＰｃｈトランジスタＰ２は、終端抵抗Ｒ２を介して入出力端子ＤＱＮ及びＮｃｈトランジスタＮ２のドレインに接続される。ＮｃｈトランジスタＮ１、Ｎ２のソースは、共通にＮｃｈトランジスタＮ３のドレインに接続され、差動対を構成する。

ＰｃｈトランジスタＰ３は、ゲートにテストモード信号ＴＭの逆相の信号／ＴＭが与えられ、テストモード時にＮｃｈトランジスタＮ１のゲートをプルアップする。ＮｃｈトランジスタＮ４は、ゲートにテストモード信号ＴＭが与えられ、テストモード時にＮｃｈトランジスタＮ２のゲートをプルダウンする。

入出力端子ＤＱ及び入出力端子ＤＱＮは、ディファレンシャルの出力信号の出力端子である。テストモード時に入出力端子ＤＱＮは、ＮｃｈトランジスタＮ２がオフとなって、出力データは、入出力端子ＤＱのみから出力される。

以上のような構成において、通常モード時、すなわちテストモード信号ＴＭがＬレベルである場合に、リードデータ信号ＲＤは、トランスファゲート１０を介して信号Φ２としてＮｃｈトランジスタＮ１のゲートに入力される。他方、リードデータ信号／ＲＤは、トランスファゲート１１を介してＮｃｈトランジスタＮ２のゲートに入力される。ＮｃｈトランジスタＮ１、Ｎ２によって構成される差動対で増幅された出力信号は、差動信号として入出力端子ＤＱ及び入出力端子ＤＱＮから出力される。すなわち、入出力回路を実装する半導体デバイスがメモリに相当する場合、リードデータ信号ＲＤ、／ＲＤは、入出力回路にとって、入力信号に相当し、入出力端子ＤＱ、ＤＱＮから外部に対して出力される。なお、図１において、ＰｃｈトランジスタＰ２は、常時オンとされ、ＰｃｈトランジスタＰ１は、通常モード時にオンとされるが、終端抵抗Ｒ１、Ｒ２の適用が不要である場合には、図示しない手段によって、ＰｃｈトランジスタＰ１、Ｐ２のゲートをハイレベルとするように制御してもよい。

一方、テストモード時に、テストモード信号ＴＭは、Ｈレベルにあるので、トランスファゲート２０が短絡（導通）し、リードデータ信号ＲＤは、信号Φ１として、マルチプレクサ１を介してＰｃｈトランジスタＰ１のゲートに与えられる。また、リード信号ＲＤは、マルチプレクサ２を介してＮｃｈトランジスタＮ３のゲートに与えられる。さらに、ＰｃｈトランジスタＰ３のゲートには、テストモード信号ＴＭの逆相信号／ＴＭが入力されるために、ＰｃｈトランジスタＰ３はオンとなる。したがって、信号Φ２は、常にＨレベルとなり、ＮｃｈトランジスタＮ１はオン状態となる。

すなわちテストモード信号ＴＭがＨレベルである場合に、ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ３とでＣＭＯＳインバータ回路が形成され、入出力端子ＤＱにはＣＭＯＳレベルの信号振幅が出力される。また、テストモード信号ＴＭは、Ｈレベルにあるので、ＮｃｈトランジスタＮ４がオン状態であり、ＮｃｈトランジスタＮ２のゲートレベルがＬになるために、ＮｃｈトランジスタＮ２は、常にオフ状態である。したがって、ＰｃｈトランジスタＰ２および終端抵抗Ｒ２を介して流れる貫通電流は、ほぼ０であって無視することができる。

図２は、本発明の第２の実施例に係る出力回路の構成を示す回路図である。図２において、図１と同一の符号は、同一物を表し、その説明を省略する。図２に示す出力回路は、図１に対して、ＮＡＮＤ回路ＮＡＮＤ、ＮＯＲ回路ＮＯＲ、インバータ回路ＩＮＶ１、ＩＮＶ２が追加され、入力回路としても機能する。

図２において、リードデータ信号ＲＤは、トランスファゲート２０を介して信号Φ１としてＮＡＮＤ回路ＮＡＮＤの一つの入力端に入力される。ＮＡＮＤ回路ＮＡＮＤの出力は、マルチプレクサ１を介してＰｃｈトランジスタＰ１のゲートに入力される。また、信号Φ１は、ＮＯＲ回路ＮＯＲの一つの入力端に入力され、マルチプレクサ２を介してＮｃｈトランジスタＮ３のゲートに入力される。

ＮＡＮＤ回路ＮＡＮＤの他の入力端には、データ出力時のみＨレベルとなるようなリード許可信号（ＲｅａｄＥｎａｂｌｅ）ＲＥが入力され、ＮＯＲ回路ＮＯＲの他の入力端には、リード許可信号ＲＥをインバータ回路ＩＮＶ１で反転した逆相信号が入力される。

インバータ回路ＩＮＶ２は、入力端を入出力端子ＤＱに接続し、入出力端子ＤＱに与えられる信号を反転して信号ＷＤとして出力する。すなわち、入出力回路を実装する半導体デバイスがメモリに相当する場合、外部から入出力端子ＤＱに与えられる信号は、ライトデータ信号に相当する信号ＷＤとして図示されない内部回路に供給される。

このような構成において、データ入力時にはリード許可信号ＲＥがＬレベルとなるため、ＮＡＮＤ回路ＮＡＮＤの出力は、信号Φ１によらずＨレベルとなって、ＰｃｈトランジスタＰ１は、オフ状態となる。また、ＮＯＲ回路ＮＯＲの出力は、信号Φ１によらずＬレベルであって、ＮｃｈトランジスタＮ３もオフ状態になる。したがって、入出力回路として差動対がハイインピーダンスとなるため、テストモード時に入出力端子ＤＱから入力されるテスタの入力信号に対して干渉を与えることがない。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る出力回路の構成を示す回路図である。 本発明の第２の実施例に係る出力回路の構成を示す回路図である。 従来の差動構成の出力回路の構成を示す回路図である。

符号の説明

１、２ マルチプレクサ
１０、１１、２０ トランスファゲート
ＤＱ、ＤＱＮ 入出力端子
Ｎ１、Ｎ２、Ｎ３、Ｎ４ Ｎｃｈトランジスタ
Ｐ１、Ｐ２、Ｐ３ Ｐｃｈトランジスタ
Ｒ１、Ｒ２ 終端抵抗

Claims (5)

1. 第１の入出力端子と、
   前記第１の入出力端子に出力信号を出力する出力段回路と、
   通常動作モードでは差動対で構成され、テストモードではＣＭＯＳ回路で構成されるように前記出力段回路を制御する制御回路と、
   を備えることを特徴とする入出力回路。
2. 前記出力段回路は、
   第１導電型ＭＯＳトランジスタと抵抗素子とを縦続に接続した２つの縦続接続回路と、
   該縦続接続回路をそれぞれ負荷とする第１および第２の第２導電型ＭＯＳトランジスタから構成される前記差動対と、
   前記差動対への動作電流を供給する第３の第２導電型ＭＯＳトランジスタと、
   を含み、
   前記第１の入出力端子は、前記第１の第２導電型ＭＯＳトランジスタのドレインに接続され、
   前記制御回路は、
   前記通常動作モードでは、２つの前記第１導電型ＭＯＳトランジスタをオンとし、前記差動対に入力信号を供給し、前記第３の第２導電型ＭＯＳトランジスタの制御端に所定の電圧を供給し、
   前記テストモードでは、前記第１の第２導電型ＭＯＳトランジスタ側に接続される前記第１導電型ＭＯＳトランジスタの制御端と前記第３の第２導電型ＭＯＳトランジスタの制御端とに入力信号を供給し、前記第１の第２導電型ＭＯＳトランジスタをオンとするように、前記出力段回路を制御することを特徴とする請求項１記載の入出力回路。
3. 前記第１の入出力端子に接続され、前記第１の入出力端子から信号を入力するバッファ回路を備え、
   前記制御回路は、入力許可信号が入力された場合には、前記テストモードにおいて、前記第１導電型ＭＯＳトランジスタおよび前記第３の第２導電型ＭＯＳトランジスタをオフとするように制御することを特徴とする請求項２記載の入出力回路。
4. 前記第２の第２導電型ＭＯＳトランジスタのドレインに接続される第２の入出力端子を備え、
   前記制御回路は、前記テストモードにおいて、前記第２の第２導電型ＭＯＳトランジスタをオフとするように制御することを特徴とする請求項２または３記載の入出力回路。
5. 請求項１〜４のいずれか一に記載の入出力回路を備えることを特徴とする半導体記憶装置。

Images