JP2001094410A - 半導体装置の入力回路 - Google Patents
半導体装置の入力回路Info
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Abstract
(57)【要約】
【課題】使用モードにより切り変えて使うことができ、
かつ、ＩＤＤＱテストが出来るように改善した入力回路
を提供する。 【解決手段】入力段に配置され定常動作時に電圧比較動
作をする電圧比較手段６の構成を低消費電力動作時に相
補型入力手段の構成に配線変更するための接続切り替え
を所定のイネーブル信号に応答して行う接続切替手段７
が電圧比較手段６の内部に内蔵され、その接続切替手段
７が、電圧比較手段６のトランジスタ対１７，１９をミ
ラー構成にする配線接続手段として設けられ、かつイネ
ーブル信号で開閉するトランスファゲート（ｐＭＯＳト
ランジスタ２１とｎＭＯＳトランジスタ２２，ｐＭＯＳ
トランジスタ２３とｎＭＯＳトランジスタ２４）の組み
合わせからなるので、ＣＭＯＳ回路であるから定常的貫
通電流が発生しない。
かつ、ＩＤＤＱテストが出来るように改善した入力回路
を提供する。 【解決手段】入力段に配置され定常動作時に電圧比較動
作をする電圧比較手段６の構成を低消費電力動作時に相
補型入力手段の構成に配線変更するための接続切り替え
を所定のイネーブル信号に応答して行う接続切替手段７
が電圧比較手段６の内部に内蔵され、その接続切替手段
７が、電圧比較手段６のトランジスタ対１７，１９をミ
ラー構成にする配線接続手段として設けられ、かつイネ
ーブル信号で開閉するトランスファゲート（ｐＭＯＳト
ランジスタ２１とｎＭＯＳトランジスタ２２，ｐＭＯＳ
トランジスタ２３とｎＭＯＳトランジスタ２４）の組み
合わせからなるので、ＣＭＯＳ回路であるから定常的貫
通電流が発生しない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の入力回
路に係わり、特に入力バッファ性能への影響を抑えなが
ら動作周波数３００ＭＨＺを超えるような高速入力バッ
ファとして対応できるように特性を改善した半導体装置
の入力回路に関する。
路に係わり、特に入力バッファ性能への影響を抑えなが
ら動作周波数３００ＭＨＺを超えるような高速入力バッ
ファとして対応できるように特性を改善した半導体装置
の入力回路に関する。
【０００２】
【従来の技術】この種の従来の半導体装置の入力回路
は、半導体装置の入力バッファとして用いられている。
その一例を示した図６を参照すると、この入力回路は入
力段の電圧比較部６と出力段のバッファ部９とからな
り、電圧比較部６は、ソースが接地電位（以下、ＧＮＤ
と称す）に接続されたｎチャネル型ＭＯＳトランジスタ
（以下、ｎＭＯＳトランジスタと称す）１６のドレイン
および電源電位（以下、ＶＤＤと称す）間にｐチャネル
型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと
称す）１７およびｎＭＯＳトランジスタ１８が直列接続
される。
は、半導体装置の入力バッファとして用いられている。
その一例を示した図６を参照すると、この入力回路は入
力段の電圧比較部６と出力段のバッファ部９とからな
り、電圧比較部６は、ソースが接地電位（以下、ＧＮＤ
と称す）に接続されたｎチャネル型ＭＯＳトランジスタ
（以下、ｎＭＯＳトランジスタと称す）１６のドレイン
および電源電位（以下、ＶＤＤと称す）間にｐチャネル
型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと
称す）１７およびｎＭＯＳトランジスタ１８が直列接続
される。
【０００３】さらに、これら２つの直列接続のトランジ
スタと並列状態になるようにｐＭＯＳトランジスタ１９
およびｎＭＯＳトランジスタ２０も直列接続される。ま
た、ｐＭＯＳトランジスタ１５およびｎＭＯＳトランジ
スタ１２の直列接続点とｐＭＯＳトランジスタ１７，１
９のゲートが共通接続される。
スタと並列状態になるようにｐＭＯＳトランジスタ１９
およびｎＭＯＳトランジスタ２０も直列接続される。ま
た、ｐＭＯＳトランジスタ１５およびｎＭＯＳトランジ
スタ１２の直列接続点とｐＭＯＳトランジスタ１７，１
９のゲートが共通接続される。
【０００４】電圧比較部６の出力を受けるバッファ部９
は２つのインバータが直列接続されて構成される。
は２つのインバータが直列接続されて構成される。
【０００５】一方、他の入力回路例の回路図を示した図
７を参照すると、上述した図６の構成において、出力段
のバッファ部９の入力端をＶＤＤにプルアップするｐＭ
ＯＳトランジスタ４５をさらに備える構成である。
７を参照すると、上述した図６の構成において、出力段
のバッファ部９の入力端をＶＤＤにプルアップするｐＭ
ＯＳトランジスタ４５をさらに備える構成である。
【０００６】これら図６および図７に示したような従来
の半導体装置の入力回路は古くから使用されていたが、
近年の高速化および入力信号の小振幅化に伴いますます
需要が高まっている。
の半導体装置の入力回路は古くから使用されていたが、
近年の高速化および入力信号の小振幅化に伴いますます
需要が高まっている。
【０００７】一方、半導体装置の不良品を除去する試験
（テスト）のひとつに、被試験半導体装置の静消費電流
を測定するテスト（ＩＤＤテスト）があり、このＩＤＤ
テストは、被試験半導体装置に測定用の特定のテストパ
タンを入力して行われる。
（テスト）のひとつに、被試験半導体装置の静消費電流
を測定するテスト（ＩＤＤテスト）があり、このＩＤＤ
テストは、被試験半導体装置に測定用の特定のテストパ
タンを入力して行われる。
【０００８】このＩＤＤテストをさらに発展させ、テス
トパタンを幾通りも入力し、内部回路が取る状態を変え
ながらＩＤＤテストを行う方法がＩＤＤＱテスト（もし
くはＦｕｎｃｔｉｏｎ ＩＤＤテスト）として知られて
いる。このＩＤＤＱテストにより、内部回路の故障検出
率を飛躍的に向上させることが出来るようになった。
トパタンを幾通りも入力し、内部回路が取る状態を変え
ながらＩＤＤテストを行う方法がＩＤＤＱテスト（もし
くはＦｕｎｃｔｉｏｎ ＩＤＤテスト）として知られて
いる。このＩＤＤＱテストにより、内部回路の故障検出
率を飛躍的に向上させることが出来るようになった。
【０００９】ＩＤＤＱテストは、内部回路をテストパタ
ンに従って動作させる必要があるために、外部からテス
トパタンを入力する入力回路は必ず動作状態にする必要
がある。
ンに従って動作させる必要があるために、外部からテス
トパタンを入力する入力回路は必ず動作状態にする必要
がある。
【００１０】しかし、電圧比較器内蔵型の入力回路で
は、動作状態にある時は電圧比較器の回路構成に起因し
た定常的な電流が発生する。
は、動作状態にある時は電圧比較器の回路構成に起因し
た定常的な電流が発生する。
【００１１】ＩＤＤＱテスト時に定常的な電流がある
と、内部回路が不良の時に発生する被試験半導体装置の
消費電流は、入力回路の定常的な電流に隠れてしまうの
で、正しい不良検出が行えなくなる。これがＩＤＤＱテ
ストでの問題点であった。
と、内部回路が不良の時に発生する被試験半導体装置の
消費電流は、入力回路の定常的な電流に隠れてしまうの
で、正しい不良検出が行えなくなる。これがＩＤＤＱテ
ストでの問題点であった。
【００１２】しかし、上述した図７の構成では、ＩＤＤ
Ｑテスト時は端子２をロウレベルにして電圧比較器を非
活性化し、その出力をｐＭＯＳトランジスタ４５でＶＤ
Ｄにプルアップしている。そのため、内部にテストパタ
ンの論理が伝えられず、ＩＤＤＱテストを正確に行うこ
とはやはりできなかった。
Ｑテスト時は端子２をロウレベルにして電圧比較器を非
活性化し、その出力をｐＭＯＳトランジスタ４５でＶＤ
Ｄにプルアップしている。そのため、内部にテストパタ
ンの論理が伝えられず、ＩＤＤＱテストを正確に行うこ
とはやはりできなかった。
【００１３】現在、半導体装置は大規模化および高密度
化の一途をたどっており、ＩＤＤＱテストによる内部回
路の不良検出は、半導体装置の品質保証を行う上で欠か
せないテストの一つとなっている。このテストができな
いということは、大規模化、高密度化した半導体装置の
品質保証が出来ないことを意味する。
化の一途をたどっており、ＩＤＤＱテストによる内部回
路の不良検出は、半導体装置の品質保証を行う上で欠か
せないテストの一つとなっている。このテストができな
いということは、大規模化、高密度化した半導体装置の
品質保証が出来ないことを意味する。
【００１４】上述した電圧比較器の消費電流を押さえる
ために、イネーブル信号を用いて電圧比較器を非動作状
態にする入力回路の一例が特開平９−２９４０６２号公
報に記載されている。同公報記載の入力回路の回路図を
示した図８を参照すると、上述した図６の構成におい
て、電圧比較器をバイパスするバイパス部をさらに有す
る。この入力回路は、電圧比較部と出力段のバッファ部
との間にトランスファゲート（ｐＭＯＳトランジスタ６
２, ｎＭＯＳトランジスタ６３）が挿入される。
ために、イネーブル信号を用いて電圧比較器を非動作状
態にする入力回路の一例が特開平９−２９４０６２号公
報に記載されている。同公報記載の入力回路の回路図を
示した図８を参照すると、上述した図６の構成におい
て、電圧比較器をバイパスするバイパス部をさらに有す
る。この入力回路は、電圧比較部と出力段のバッファ部
との間にトランスファゲート（ｐＭＯＳトランジスタ６
２, ｎＭＯＳトランジスタ６３）が挿入される。
【００１５】このトランスファゲートの出力端と電圧比
較部の入力端との間に、トランスファゲート（ｐＭＯＳ
トランジスタ５３, ｎＭＯＳトランジスタ５４）とイン
バータ（ｐＭＯＳトランジスタ５８, ｎＭＯＳトランジ
スタ５９）とインバータ（ｐＭＯＳトランジスタ５８,
ｎＭＯＳトランジスタ５９）とトランスファゲート（ｐ
ＭＯＳトランジスタ６０, ｎＭＯＳトランジスタ６１）
とが縦続接続で挿入され、インバータ（ｐＭＯＳトラン
ジスタ５６, ｎＭＯＳトランジスタ５７）の入力端およ
びＧＮＤ間にｎＭＯＳトランジスタ５５が接続される。
較部の入力端との間に、トランスファゲート（ｐＭＯＳ
トランジスタ５３, ｎＭＯＳトランジスタ５４）とイン
バータ（ｐＭＯＳトランジスタ５８, ｎＭＯＳトランジ
スタ５９）とインバータ（ｐＭＯＳトランジスタ５８,
ｎＭＯＳトランジスタ５９）とトランスファゲート（ｐ
ＭＯＳトランジスタ６０, ｎＭＯＳトランジスタ６１）
とが縦続接続で挿入され、インバータ（ｐＭＯＳトラン
ジスタ５６, ｎＭＯＳトランジスタ５７）の入力端およ
びＧＮＤ間にｎＭＯＳトランジスタ５５が接続される。
【００１６】トランスファゲートのｎＭＯＳトランジス
タ５３,６０,６３は入力端子６９（ＴＥＳＴＥＮ）に接
続される。
タ５３,６０,６３は入力端子６９（ＴＥＳＴＥＮ）に接
続される。
【００１７】トランスファゲートのｐＭＯＳトランジス
タ５４，６１，６２とｎＭＯＳトランジスタ５５とはイ
ンバータ（ｐＭＯＳトランジスタ５１, ｎＭＯＳトラン
ジスタ５２）の出力端に接続される。インバータ（ｐＭ
ＯＳトランジスタ５１, ｎＭＯＳトランジスタ５２）の
入力端は入力端子６９（ＴＥＳＴＥＮ）に接続される。
タ５４，６１，６２とｎＭＯＳトランジスタ５５とはイ
ンバータ（ｐＭＯＳトランジスタ５１, ｎＭＯＳトラン
ジスタ５２）の出力端に接続される。インバータ（ｐＭ
ＯＳトランジスタ５１, ｎＭＯＳトランジスタ５２）の
入力端は入力端子６９（ＴＥＳＴＥＮ）に接続される。
【００１８】電圧比較部の出力端に接続されたトランス
ファゲート（ｐＭＯＳトランジスタ６２, ｎＭＯＳトラ
ンジスタ６３）の出力端には２つのインバータ（ｐＭＯ
Ｓトランジスタ６４およびｎＭＯＳトランジスタ６５,
ｐＭＯＳトランジスタ６６およびｎＭＯＳトランジスタ
６７）が縦続接続されて構成される。
ファゲート（ｐＭＯＳトランジスタ６２, ｎＭＯＳトラ
ンジスタ６３）の出力端には２つのインバータ（ｐＭＯ
Ｓトランジスタ６４およびｎＭＯＳトランジスタ６５,
ｐＭＯＳトランジスタ６６およびｎＭＯＳトランジスタ
６７）が縦続接続されて構成される。
【００１９】この入力回路は、ＩＤＤＱテスト時は端子
７０のイネーブル信号ＥＮにより電圧比較部を非動作状
態とした上で、バイパス回路の２つのインバータを経由
してテストパタンを入力していた。
７０のイネーブル信号ＥＮにより電圧比較部を非動作状
態とした上で、バイパス回路の２つのインバータを経由
してテストパタンを入力していた。
【００２０】
【発明が解決しようとする課題】上述した従来の入力回
路では、ＩＤＤＱテスト時は電圧比較部を非動作状態と
した上で、バイパス回路のインバータを経由してテスト
パタンを入力していたので、出力段のバッファ部と電圧
比較部の間に、少なくとも１つトランスファーゲートが
入る回路構成となり、近年の動作周波数３００ＭＨＺを
超えるような高速入力バッファの要望には、対応できな
かった。
路では、ＩＤＤＱテスト時は電圧比較部を非動作状態と
した上で、バイパス回路のインバータを経由してテスト
パタンを入力していたので、出力段のバッファ部と電圧
比較部の間に、少なくとも１つトランスファーゲートが
入る回路構成となり、近年の動作周波数３００ＭＨＺを
超えるような高速入力バッファの要望には、対応できな
かった。
【００２１】また、前述したように半導体装置の入力回
路には定常的な電流が発生する。
路には定常的な電流が発生する。
【００２２】この定常的な電流があると、消費電力も増
加する。この消費電力を抑えるために、近年低消費電力
モードがあることを強調した規格および製品が増えてお
り、その一例としてＩｎｔｅｌ社がＰＣ／ＥＷＳ等のグ
ラフィックポートのインタフェースを定めたＡＧＰ（Ａ
ｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ ＰｏｒｔＩ
ｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）規格
がある。
加する。この消費電力を抑えるために、近年低消費電力
モードがあることを強調した規格および製品が増えてお
り、その一例としてＩｎｔｅｌ社がＰＣ／ＥＷＳ等のグ
ラフィックポートのインタフェースを定めたＡＧＰ（Ａ
ｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ ＰｏｒｔＩ
ｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）規格
がある。
【００２３】ＡＧＰ規格において、低速モード時は、入
力回路に電圧比較器を使う必要が無く、消費電力を押さ
えることが出来る。
力回路に電圧比較器を使う必要が無く、消費電力を押さ
えることが出来る。
【００２４】しかし、高速モード時は、特性を優先する
ため、半導体装置の入力回路を使用する。このように同
じ入力回路でも、使用モードにより切り替えて使う必要
が高まってきた。
ため、半導体装置の入力回路を使用する。このように同
じ入力回路でも、使用モードにより切り替えて使う必要
が高まってきた。
【００２５】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、入力回路の性能への影響を抑え
ながら、使用モードにより切り変えて使うことができ、
かつ、ＩＤＤＱテストが出来るように改善した入力回路
を提供することにある。
みなされたものであり、入力回路の性能への影響を抑え
ながら、使用モードにより切り変えて使うことができ、
かつ、ＩＤＤＱテストが出来るように改善した入力回路
を提供することにある。
【００２６】
【課題を解決するための手段】本発明の半導体装置の入
力回路の特徴は、入力段に配置され、定常動作時に所定
のイネーブル信号に応答して電圧比較動作をする電圧比
較手段の構成を低消費電力動作時に相補型入力手段の構
成に配線変更する接続切替手段が、前記電圧比較手段の
内部に内蔵されることにある。
力回路の特徴は、入力段に配置され、定常動作時に所定
のイネーブル信号に応答して電圧比較動作をする電圧比
較手段の構成を低消費電力動作時に相補型入力手段の構
成に配線変更する接続切替手段が、前記電圧比較手段の
内部に内蔵されることにある。
【００２７】また、接続切替手段が、前記電圧比較手段
のトランジスタ対をミラー構成にする配線接続手段とし
て設けられ、かつ前記イネーブル信号で開閉するトラン
スファゲートの組み合わせからなる。
のトランジスタ対をミラー構成にする配線接続手段とし
て設けられ、かつ前記イネーブル信号で開閉するトラン
スファゲートの組み合わせからなる。
【００２８】さらに、入力信号の遅延低減手段として前
記接続切替手段内蔵の前記電圧比較手段と出力段とがト
ランスファゲートを介さず直接に配線接続される。
記接続切替手段内蔵の前記電圧比較手段と出力段とがト
ランスファゲートを介さず直接に配線接続される。
【００２９】さらにまた、前記電圧比較手段の出力用バ
ッファの前置回路として、ゲートが接地電位に接続され
た第１のｐチャネル型ＭＯＳトランジスタと前記イネー
ブル信号で同期制御される第２のｐチャネル型ＭＯＳト
ランジスタと前記電圧比較手段の正転出力でのみ直接駆
動されるｎチャネル型ＭＯＳトランジスタとこのｎチャ
ネル型ＭＯＳトランジスタの出力端に接続されるととも
に前記電圧比較手段を構成するトランジスタ対のダイオ
ード接続側トランジスタのゲート電圧により導通非導通
が制御されるプルアップ手段の第３のｐチャネル型ＭＯ
Ｓトランジスタとからなり、前記ｎチャネル型ＭＯＳト
ランジスタおよび前記プルアップ手段のそれぞれのオン
抵抗比で出力レベルが設定されるクロックドインバータ
を有し、前記低電圧動作時には前記相補型入力手段に切
り替えられた前記正転出力に応答して、前記プルアップ
手段および前記ｎチャネル型ＭＯＳトランジスタそれぞ
れの導通が互いに逆になる状態にして前記プルアップ手
段から前記ｎＭＯＳトランジスタに流れる定常的な電流
を遮断することができる。
ッファの前置回路として、ゲートが接地電位に接続され
た第１のｐチャネル型ＭＯＳトランジスタと前記イネー
ブル信号で同期制御される第２のｐチャネル型ＭＯＳト
ランジスタと前記電圧比較手段の正転出力でのみ直接駆
動されるｎチャネル型ＭＯＳトランジスタとこのｎチャ
ネル型ＭＯＳトランジスタの出力端に接続されるととも
に前記電圧比較手段を構成するトランジスタ対のダイオ
ード接続側トランジスタのゲート電圧により導通非導通
が制御されるプルアップ手段の第３のｐチャネル型ＭＯ
Ｓトランジスタとからなり、前記ｎチャネル型ＭＯＳト
ランジスタおよび前記プルアップ手段のそれぞれのオン
抵抗比で出力レベルが設定されるクロックドインバータ
を有し、前記低電圧動作時には前記相補型入力手段に切
り替えられた前記正転出力に応答して、前記プルアップ
手段および前記ｎチャネル型ＭＯＳトランジスタそれぞ
れの導通が互いに逆になる状態にして前記プルアップ手
段から前記ｎＭＯＳトランジスタに流れる定常的な電流
を遮断することができる。
【００３０】また、前記接続切替手段と、前記電圧比較
手段の基準電圧入力端および外部端子間の接続を遮断す
るトランスファゲートと、前記基準電圧入力端には比較
電圧の極性反転電圧を与えるクロックドインバータ手段
とを有し、前記イネーブル信号の一方レベルに応答し
て、前記接続切替手段の接続を逆接続にしかつ前記クロ
ックドインバータ手段をそれぞれ動作状態にするととも
に前記電圧比較手段を電圧レベル変換回路として構成す
ることもできる。
手段の基準電圧入力端および外部端子間の接続を遮断す
るトランスファゲートと、前記基準電圧入力端には比較
電圧の極性反転電圧を与えるクロックドインバータ手段
とを有し、前記イネーブル信号の一方レベルに応答し
て、前記接続切替手段の接続を逆接続にしかつ前記クロ
ックドインバータ手段をそれぞれ動作状態にするととも
に前記電圧比較手段を電圧レベル変換回路として構成す
ることもできる。
【００３１】さらに、前記電圧比較手段が比較動作をす
る定常動作時および前記接続切替手段による切替により
前記電圧比較手段の構成が相補型入力手段の構成に切り
替えられて動作する低消費電力動作時とも、それぞれ前
記遅延低減手段により入力信号の遅延量増加を抑制する
こともできる。
る定常動作時および前記接続切替手段による切替により
前記電圧比較手段の構成が相補型入力手段の構成に切り
替えられて動作する低消費電力動作時とも、それぞれ前
記遅延低減手段により入力信号の遅延量増加を抑制する
こともできる。
【００３２】さらにまた、前記接続切替手段および前記
遅延低減手段により電源電位から接地電位への貫通電流
経路を遮断しかつ入力信号の遅延量の増加を抑制した内
部回路の故障検出用ＩＤＤＱテスト対応の構成とするこ
ともできる。
遅延低減手段により電源電位から接地電位への貫通電流
経路を遮断しかつ入力信号の遅延量の増加を抑制した内
部回路の故障検出用ＩＤＤＱテスト対応の構成とするこ
ともできる。
【００３３】本発明の他の特徴は、電圧比較部と比較電
圧バイパス部と出力段のバッファ部と、イネーブル信号
供給部とを有し、前記イネーブル信号供給部は、第１の
ｐチャネル型ＭＯＳトランジスタおよび第１のｎチャネ
ル型ＭＯＳトランジスタからなり、入力端がイネーブル
信号を入力するインバータで構成され、前記電圧比較部
は、ソースが接地電位に接続された第２のｎチャネル型
ＭＯＳトランジスタのドレインおよび電源電位間に互い
に並列状態で接続される第２のｐチャネル型ＭＯＳトラ
ンジスタおよび第３のｎチャネル型ＭＯＳトランジスタ
の直列接続体並びに第３のｐチャネル型ＭＯＳトランジ
スタおよび第４のｎチャネル型ＭＯＳトランジスタの直
列接続体と、前記第２のｐチャネル型ＭＯＳトランジス
タおよび第３のｎチャネル型ＭＯＳトランジスタの直列
接続点と前記第３のｐチャネル型ＭＯＳトランジスタの
ゲートが接続されるとともに前記ゲートおよび前記第２
のｐチャネル型ＭＯＳトランジスタのゲート間に接続さ
れる第１のトランスファゲートと、前記第２のｐチャネ
ル型ＭＯＳトランジスタのゲートと第３のｐチャネル型
ＭＯＳトランジスタおよび第４のｎチャネル型ＭＯＳト
ランジスタの直列接続点との間に接続される第２のトラ
ンスファゲートとからなり、前記第１のトランスファゲ
ートのｐチャネル型ＭＯＳトランジスタおよび前記第２
のトランスファゲートのｎチャネル型ＭＯＳトランジス
タのゲートは前記イネーブル信号供給部の出力端に接続
され、前記第１のトランスファゲートのｎチャネル型Ｍ
ＯＳトランジスタのゲート、前記第２のトランスファゲ
ートのｐチャネル型ＭＯＳトランジスタのゲートおよび
前記第２のｎチャネル型ＭＯＳトランジスタのゲートは
前記イネーブル信号供給部の入力端に共通接続され、前
記第３のｎチャネル型ＭＯＳトランジスタのゲートを比
較電圧入力端とし前記第４のｎチャネル型ＭＯＳトラン
ジスタのゲートを基準電圧入力端とする構成からなり、
前記バイパス部は、電源電位にドレインが接続される第
４のｐチャネル型ＭＯＳトランジスタのドレインおよび
接地電位にソースが接続される第５のｎチャネル型ＭＯ
Ｓトランジスタのドレインの間に第５のｐチャネル型Ｍ
ＯＳトランジスタおよび第６のｎチャネル型ＭＯＳトラ
ンジスタが直列接続され、前記第４のｐチャネル型ＭＯ
Ｓトランジスタおよび前記第５のｎチャネル型ＭＯＳト
ランジスタのゲートが接続されて入力端とするクロック
ドインバータと一端が前記第４のｎチャネル型ＭＯＳト
ランジスタのゲートに接続され他端を外部の基準電圧入
力端子に接続する第３のトランスファゲートとからな
り、第５のｐチャネル型ＭＯＳトランジスタのゲートお
よび前記第３のトランスファゲートのｎチャネル型ＭＯ
Ｓトランジスタのゲートはそれぞれ前記イネーブル信号
供給部の入力端に接続され、前記第６のｎチャネル型Ｍ
ＯＳトランジスタのゲートおよび前記第３のトランスフ
ァゲートのｐチャネル型ＭＯＳトランジスタのゲートは
それぞれ前記イネーブル信号供給部の出力端に接続され
る構成からなり、前記電圧比較部の出力を受ける前記出
力段のバッファ部は、縦続接続された２段のインバータ
からなることにある。
圧バイパス部と出力段のバッファ部と、イネーブル信号
供給部とを有し、前記イネーブル信号供給部は、第１の
ｐチャネル型ＭＯＳトランジスタおよび第１のｎチャネ
ル型ＭＯＳトランジスタからなり、入力端がイネーブル
信号を入力するインバータで構成され、前記電圧比較部
は、ソースが接地電位に接続された第２のｎチャネル型
ＭＯＳトランジスタのドレインおよび電源電位間に互い
に並列状態で接続される第２のｐチャネル型ＭＯＳトラ
ンジスタおよび第３のｎチャネル型ＭＯＳトランジスタ
の直列接続体並びに第３のｐチャネル型ＭＯＳトランジ
スタおよび第４のｎチャネル型ＭＯＳトランジスタの直
列接続体と、前記第２のｐチャネル型ＭＯＳトランジス
タおよび第３のｎチャネル型ＭＯＳトランジスタの直列
接続点と前記第３のｐチャネル型ＭＯＳトランジスタの
ゲートが接続されるとともに前記ゲートおよび前記第２
のｐチャネル型ＭＯＳトランジスタのゲート間に接続さ
れる第１のトランスファゲートと、前記第２のｐチャネ
ル型ＭＯＳトランジスタのゲートと第３のｐチャネル型
ＭＯＳトランジスタおよび第４のｎチャネル型ＭＯＳト
ランジスタの直列接続点との間に接続される第２のトラ
ンスファゲートとからなり、前記第１のトランスファゲ
ートのｐチャネル型ＭＯＳトランジスタおよび前記第２
のトランスファゲートのｎチャネル型ＭＯＳトランジス
タのゲートは前記イネーブル信号供給部の出力端に接続
され、前記第１のトランスファゲートのｎチャネル型Ｍ
ＯＳトランジスタのゲート、前記第２のトランスファゲ
ートのｐチャネル型ＭＯＳトランジスタのゲートおよび
前記第２のｎチャネル型ＭＯＳトランジスタのゲートは
前記イネーブル信号供給部の入力端に共通接続され、前
記第３のｎチャネル型ＭＯＳトランジスタのゲートを比
較電圧入力端とし前記第４のｎチャネル型ＭＯＳトラン
ジスタのゲートを基準電圧入力端とする構成からなり、
前記バイパス部は、電源電位にドレインが接続される第
４のｐチャネル型ＭＯＳトランジスタのドレインおよび
接地電位にソースが接続される第５のｎチャネル型ＭＯ
Ｓトランジスタのドレインの間に第５のｐチャネル型Ｍ
ＯＳトランジスタおよび第６のｎチャネル型ＭＯＳトラ
ンジスタが直列接続され、前記第４のｐチャネル型ＭＯ
Ｓトランジスタおよび前記第５のｎチャネル型ＭＯＳト
ランジスタのゲートが接続されて入力端とするクロック
ドインバータと一端が前記第４のｎチャネル型ＭＯＳト
ランジスタのゲートに接続され他端を外部の基準電圧入
力端子に接続する第３のトランスファゲートとからな
り、第５のｐチャネル型ＭＯＳトランジスタのゲートお
よび前記第３のトランスファゲートのｎチャネル型ＭＯ
Ｓトランジスタのゲートはそれぞれ前記イネーブル信号
供給部の入力端に接続され、前記第６のｎチャネル型Ｍ
ＯＳトランジスタのゲートおよび前記第３のトランスフ
ァゲートのｐチャネル型ＭＯＳトランジスタのゲートは
それぞれ前記イネーブル信号供給部の出力端に接続され
る構成からなり、前記電圧比較部の出力を受ける前記出
力段のバッファ部は、縦続接続された２段のインバータ
からなることにある。
【００３４】また、前記イネーブル信号供給部に代え
て、前記イネーブル信号およびその極性反転信号を外部
から独立に供給して制御することができる。
て、前記イネーブル信号およびその極性反転信号を外部
から独立に供給して制御することができる。
【００３５】さらに、前記バイパス手段は、前記電圧比
較手段の前記比較電圧入力端および前記基準電圧入力端
の間に、第４のトランスファゲートとインバータと第５
のトランスファゲートとが縦続接続で接続され、前記第
４のトランスファゲートの出力端および接地電位間に第
６のｎチャネル型ＭＯＳトランジスタが接続され、その
ゲートと前記第４および前記第５のトランスファゲート
のｐチャネル型ＭＯＳトランジスタそれぞれのゲートに
前記イネーブル信号供給部の入力端が接続され、前記第
４および前記第５のトランスファゲートそれぞれのｎチ
ャネル型ＭＯＳトランジスタのゲートに前記イネーブル
信号供給部の出力端が接続される構成とすることもでき
る。
較手段の前記比較電圧入力端および前記基準電圧入力端
の間に、第４のトランスファゲートとインバータと第５
のトランスファゲートとが縦続接続で接続され、前記第
４のトランスファゲートの出力端および接地電位間に第
６のｎチャネル型ＭＯＳトランジスタが接続され、その
ゲートと前記第４および前記第５のトランスファゲート
のｐチャネル型ＭＯＳトランジスタそれぞれのゲートに
前記イネーブル信号供給部の入力端が接続され、前記第
４および前記第５のトランスファゲートそれぞれのｎチ
ャネル型ＭＯＳトランジスタのゲートに前記イネーブル
信号供給部の出力端が接続される構成とすることもでき
る。
【００３６】さらにまた、前記出力段のバッファは、電
源電位および接地電位間に第６，第７のｐチャネル型Ｍ
ＯＳトランジスタと第８のｎチャネル型ＭＯＳトランジ
スタとが直列に接続され前記第６のｐチャネル型ＭＯＳ
トランジスタのゲートは接地電位に接続され、前記第７
のｐチャネル型ＭＯＳトランジスタのゲートは前記イネ
ーブル信号供給部の出力端に接続され、第８のｎチャネ
ル型ＭＯＳトランジスタのゲートは前記電圧比較部の前
記第４のｎチャネル型ＭＯＳトランジスタのドレインに
接続されるクロックドインバータと、このクロックドイ
ンバータの出力端に接続される出力段インバータと、こ
の出力段インバータのゲートおよび電源電位間に接続さ
れゲートに前記第２のｐチャネル型ＭＯＳトランジスタ
のゲートが接続される第８のｐチャネル型ＭＯＳトラン
ジスタとから構成することもできる。
源電位および接地電位間に第６，第７のｐチャネル型Ｍ
ＯＳトランジスタと第８のｎチャネル型ＭＯＳトランジ
スタとが直列に接続され前記第６のｐチャネル型ＭＯＳ
トランジスタのゲートは接地電位に接続され、前記第７
のｐチャネル型ＭＯＳトランジスタのゲートは前記イネ
ーブル信号供給部の出力端に接続され、第８のｎチャネ
ル型ＭＯＳトランジスタのゲートは前記電圧比較部の前
記第４のｎチャネル型ＭＯＳトランジスタのドレインに
接続されるクロックドインバータと、このクロックドイ
ンバータの出力端に接続される出力段インバータと、こ
の出力段インバータのゲートおよび電源電位間に接続さ
れゲートに前記第２のｐチャネル型ＭＯＳトランジスタ
のゲートが接続される第８のｐチャネル型ＭＯＳトラン
ジスタとから構成することもできる。
【００３７】
【発明の実施の形態】この半導体装置の入力回路は、イ
ネーブル信号によって電圧比較器動作モードと低消費電
力動作モードを切替えて使用できるようにし、入出力間
の遅延時間を従来の同じ動作を実現する回路よりも低減
したものである。
ネーブル信号によって電圧比較器動作モードと低消費電
力動作モードを切替えて使用できるようにし、入出力間
の遅延時間を従来の同じ動作を実現する回路よりも低減
したものである。
【００３８】まず、本発明の実施の形態を図面を参照し
ながら説明する。図１は本発明の半導体装置の入力回路
の、第１の実施の形態を示す回路図である。図１を参照
すると、この入力回路は、イネーブル信号供給部５と、
電圧比較部６と、接続切替部７と、比較電圧バイパス部
８と、出力段のバッファ部９とを有する。
ながら説明する。図１は本発明の半導体装置の入力回路
の、第１の実施の形態を示す回路図である。図１を参照
すると、この入力回路は、イネーブル信号供給部５と、
電圧比較部６と、接続切替部７と、比較電圧バイパス部
８と、出力段のバッファ部９とを有する。
【００３９】イネーブル信号供給部５は、第１のｐＭＯ
Ｓトランジスタ１４および第１のｎＭＯＳトランジスタ
１５からなり、入力端がイネーブル信号をイネーブル端
子２から入力するインバータで構成される。
Ｓトランジスタ１４および第１のｎＭＯＳトランジスタ
１５からなり、入力端がイネーブル信号をイネーブル端
子２から入力するインバータで構成される。
【００４０】電圧比較部６は、ソースがＧＮＤに接続さ
れた第２のｎＭＯＳトランジスタ１６のドレインおよび
ＶＤＤ間に、第２のｐＭＯＳトランジスタ１７および第
３のｎＭＯＳトランジスタ１８の直列接続体が接続され
る。
れた第２のｎＭＯＳトランジスタ１６のドレインおよび
ＶＤＤ間に、第２のｐＭＯＳトランジスタ１７および第
３のｎＭＯＳトランジスタ１８の直列接続体が接続され
る。
【００４１】同様に、ｎＭＯＳトランジスタ１６のドレ
インおよびＶＤＤ間に、第３のｐＭＯＳトランジスタ１
９および第４のｎＭＯＳトランジスタ２０の直列接続体
が接続される。
インおよびＶＤＤ間に、第３のｐＭＯＳトランジスタ１
９および第４のｎＭＯＳトランジスタ２０の直列接続体
が接続される。
【００４２】ｐＭＯＳトランジスタ１７およびｎＭＯＳ
トランジスタ１８の直列接続点の節点１１とｐＭＯＳト
ランジスタ１９のゲートが接続される。
トランジスタ１８の直列接続点の節点１１とｐＭＯＳト
ランジスタ１９のゲートが接続される。
【００４３】このｐＭＯＳトランジスタ１９のゲートお
よびｐＭＯＳトランジスタ１７のゲート間には第１のト
ランスファゲート（ｎＭＯＳトランジスタ２１，ｐＭＯ
Ｓトランジスタ２２）が接続される。
よびｐＭＯＳトランジスタ１７のゲート間には第１のト
ランスファゲート（ｎＭＯＳトランジスタ２１，ｐＭＯ
Ｓトランジスタ２２）が接続される。
【００４４】一方、ｐＭＯＳトランジスタ１７のゲート
とｐＭＯＳトランジスタ１９およびｎＭＯＳトランジス
タ２０の直列接続点の節点１０との間に第２のトランス
ファゲート（ｎＭＯＳトランジスタ２３，ｐＭＯＳトラ
ンジスタ２４）接続される。
とｐＭＯＳトランジスタ１９およびｎＭＯＳトランジス
タ２０の直列接続点の節点１０との間に第２のトランス
ファゲート（ｎＭＯＳトランジスタ２３，ｐＭＯＳトラ
ンジスタ２４）接続される。
【００４５】トランスファゲートのＰＭＯＳトランジス
タ２１，２４のゲートはイネーブル信号供給部５の出力
端の節点１２に接続され、トランスファゲートのｎＭＯ
Ｓトランジスタ２２のゲート、トランスファゲートのｐ
ＭＯＳトランジスタ２３のゲートおよびｎＭＯＳトラン
ジスタ１６のゲートはイネーブル信号供給部５の入力端
に共通接続される。
タ２１，２４のゲートはイネーブル信号供給部５の出力
端の節点１２に接続され、トランスファゲートのｎＭＯ
Ｓトランジスタ２２のゲート、トランスファゲートのｐ
ＭＯＳトランジスタ２３のゲートおよびｎＭＯＳトラン
ジスタ１６のゲートはイネーブル信号供給部５の入力端
に共通接続される。
【００４６】ｎＭＯＳトランジスタ１８のゲートを比較
電圧入力端としｎＭＯＳトランジスタ２０のゲートを基
準電圧入力端とする構成からなる。
電圧入力端としｎＭＯＳトランジスタ２０のゲートを基
準電圧入力端とする構成からなる。
【００４７】接続切替部７は、上述した第１および第２
のトランスファゲートから構成され、電圧比較部６の構
成に係わり内部に配置されている。
のトランスファゲートから構成され、電圧比較部６の構
成に係わり内部に配置されている。
【００４８】バイパス部８は、ＶＤＤにソースが接続さ
れる第４のｐＭＯＳトランジスタ２５のドレインおよび
ＧＮＤにソースが接続される第５のｎＭＯＳトランジス
タ２８のドレインの間に第５のｐＭＯＳトランジスタ２
６および第６のｎＭＯＳトランジスタ２７が直列接続さ
れる。
れる第４のｐＭＯＳトランジスタ２５のドレインおよび
ＧＮＤにソースが接続される第５のｎＭＯＳトランジス
タ２８のドレインの間に第５のｐＭＯＳトランジスタ２
６および第６のｎＭＯＳトランジスタ２７が直列接続さ
れる。
【００４９】ｐＭＯＳトランジスタ２５およびｎＭＯＳ
トランジスタ２８のゲートが接続されて入力端とするク
ロックドインバータと、一端が電圧比較部６のｎＭＯＳ
トランジスタ２０のゲートに接続され他端を外部の基準
電圧端子３に接続する第３のトランスファゲート（ｎＭ
ＯＳトランジスタ２９，ｐＭＯＳトランジスタ３０）と
からなる。
トランジスタ２８のゲートが接続されて入力端とするク
ロックドインバータと、一端が電圧比較部６のｎＭＯＳ
トランジスタ２０のゲートに接続され他端を外部の基準
電圧端子３に接続する第３のトランスファゲート（ｎＭ
ＯＳトランジスタ２９，ｐＭＯＳトランジスタ３０）と
からなる。
【００５０】上述したクロックドインバータのｐＭＯＳ
トランジスタ２６のゲートおよびトランスファゲートの
ｎＭＯＳトランジスタ２９のゲートはそれぞれイネーブ
ル信号供給部５の入力端に接続される。
トランジスタ２６のゲートおよびトランスファゲートの
ｎＭＯＳトランジスタ２９のゲートはそれぞれイネーブ
ル信号供給部５の入力端に接続される。
【００５１】クロックドインバータのｎＭＯＳトランジ
スタ２７のゲートおよびトランスファゲートのｐＭＯＳ
トランジスタ３０のゲートはそれぞれイネーブル信号供
給部５の出力端（節点１２）に接続される構成からな
る。
スタ２７のゲートおよびトランスファゲートのｐＭＯＳ
トランジスタ３０のゲートはそれぞれイネーブル信号供
給部５の出力端（節点１２）に接続される構成からな
る。
【００５２】出力段のバッファ部９は、電圧比較部６の
ｎＭＯＳトランジスタ２０のドレイン（節点１０）に入
力が接続される第１のインバータ（ｎＭＯＳトランジス
タ３１およびｐＭＯＳトランジスタ３２）に第２のイン
バータ（ｎＭＯＳトランジスタ３３およびｐＭＯＳトラ
ンジスタ３４）が縦続接続されこの２段目のインバータ
出力が出力端子４に接続されて構成される。
ｎＭＯＳトランジスタ２０のドレイン（節点１０）に入
力が接続される第１のインバータ（ｎＭＯＳトランジス
タ３１およびｐＭＯＳトランジスタ３２）に第２のイン
バータ（ｎＭＯＳトランジスタ３３およびｐＭＯＳトラ
ンジスタ３４）が縦続接続されこの２段目のインバータ
出力が出力端子４に接続されて構成される。
【００５３】上述した構成を備える第１の実施形態の入
力回路の動作の概要は、まず、定常状態としてイネーブ
ル端子２へ外部から供給される入力信号がハイレベル
（以下、Ｈレベルと称す）の時、入力段は電圧比較器と
して動作する。この時、比較電圧が供給される入力端子
１の状態に関わらず、電圧比較部６では定常的な電流が
発生する。
力回路の動作の概要は、まず、定常状態としてイネーブ
ル端子２へ外部から供給される入力信号がハイレベル
（以下、Ｈレベルと称す）の時、入力段は電圧比較器と
して動作する。この時、比較電圧が供給される入力端子
１の状態に関わらず、電圧比較部６では定常的な電流が
発生する。
【００５４】また、低消費電力の動作状態としてイネー
ブル端子２へ外部から供給される入力がロウレベル（以
下、Ｌレベルと称す）の時、入力段は相補型ＭＯＳ回路
（以下、ＣＭＯＳ回路と称す）のみで構成されるため、
入力端子１へ外部から供給される比較電圧としてＨレベ
ルまたはＬレベルが入力されていれば、定常的な電流は
発生しなくなる。
ブル端子２へ外部から供給される入力がロウレベル（以
下、Ｌレベルと称す）の時、入力段は相補型ＭＯＳ回路
（以下、ＣＭＯＳ回路と称す）のみで構成されるため、
入力端子１へ外部から供給される比較電圧としてＨレベ
ルまたはＬレベルが入力されていれば、定常的な電流は
発生しなくなる。
【００５５】次に、本実施形態の動作をさらに詳述す
る。本発明は、イネーブル端子２に供給される論理レベ
ルよって電圧比較器動作モードと低消費電力動作モード
とを切替えて使用できるようにしたものである。
る。本発明は、イネーブル端子２に供給される論理レベ
ルよって電圧比較器動作モードと低消費電力動作モード
とを切替えて使用できるようにしたものである。
【００５６】まず、定常動作モード（電圧比較器動作モ
ード）時について説明する。
ード）時について説明する。
【００５７】イネーブル端子２へＨレベルが供給される
と、イネーブル信号供給部５の出力節点１２はＬレベル
となる。このＬレベルおよびイネーブル端子２のＨレベ
ルを受ける接続切替部７のトランスファゲート（ｐＭＯ
Ｓトランジスタ２１，ｎＭＯＳトランジスタ２２）は導
通状態になり、ｐＭＯＳトランジスタ１７および１９の
ゲート間を接続する。
と、イネーブル信号供給部５の出力節点１２はＬレベル
となる。このＬレベルおよびイネーブル端子２のＨレベ
ルを受ける接続切替部７のトランスファゲート（ｐＭＯ
Ｓトランジスタ２１，ｎＭＯＳトランジスタ２２）は導
通状態になり、ｐＭＯＳトランジスタ１７および１９の
ゲート間を接続する。
【００５８】一方、トランスファゲート（ｐＭＯＳトラ
ンジスタ２３，ｎＭＯＳトランジスタ２４）は非導通状
態になり、ｐＭＯＳトランジスタ１７のゲートおよびｐ
ＭＯＳトランジスタ１９のドレイン（節点１０）間の接
続を切り離す。また、電圧比較部６のｎＭＯＳトランジ
スタ１６をイネーブル信号のＨレベルにより導通状態に
する。
ンジスタ２３，ｎＭＯＳトランジスタ２４）は非導通状
態になり、ｐＭＯＳトランジスタ１７のゲートおよびｐ
ＭＯＳトランジスタ１９のドレイン（節点１０）間の接
続を切り離す。また、電圧比較部６のｎＭＯＳトランジ
スタ１６をイネーブル信号のＨレベルにより導通状態に
する。
【００５９】イネーブル信号供給部５の出力端の節点１
２のＨレベルおよびイネーブル端子２のＬレベルを受け
るバイパス部８のクロックドインバータは、Ｈレベルに
よりｐＭＯＳトランジスタ２６が非導通状態、Ｌレベル
によりｎＭＯＳトランジスタ２７も非導通状態になり、
クロックドインバータとしては非活性状態となり、その
出力はハイインピーダンス状態になる。
２のＨレベルおよびイネーブル端子２のＬレベルを受け
るバイパス部８のクロックドインバータは、Ｈレベルに
よりｐＭＯＳトランジスタ２６が非導通状態、Ｌレベル
によりｎＭＯＳトランジスタ２７も非導通状態になり、
クロックドインバータとしては非活性状態となり、その
出力はハイインピーダンス状態になる。
【００６０】バイパス部８のトランスファゲート（ｐＭ
ＯＳトランジスタ２９，ｎＭＯＳトランジスタ３０）は
導通状態になり、電圧比較部６の基準電圧入力端の節点
１３と基準電圧端子３とを接続する。
ＯＳトランジスタ２９，ｎＭＯＳトランジスタ３０）は
導通状態になり、電圧比較部６の基準電圧入力端の節点
１３と基準電圧端子３とを接続する。
【００６１】上述した動作により、この入力回路は図２
に示した等価回路の構成になることが判る。この図２に
示した等価回路の構成は、通常の同相型電圧比較回路で
あり、入力端子１から供給された比較電圧と、基準電圧
端子３より入力される基準電圧とを比較し、その結果を
出力バッファ部９から出力する。
に示した等価回路の構成になることが判る。この図２に
示した等価回路の構成は、通常の同相型電圧比較回路で
あり、入力端子１から供給された比較電圧と、基準電圧
端子３より入力される基準電圧とを比較し、その結果を
出力バッファ部９から出力する。
【００６２】この時の定常状態は、ｎＭＯＳトランジス
タ１６，１８，２０、ｐＭＯＳトランジスタ１７，１９
がそれぞれ導通状態となるので、矢印Ｉ１，Ｉ２に示し
たように、定常的な電流が流れる。
タ１６，１８，２０、ｐＭＯＳトランジスタ１７，１９
がそれぞれ導通状態となるので、矢印Ｉ１，Ｉ２に示し
たように、定常的な電流が流れる。
【００６３】すなわち、電流Ｉ１はＶＤＤ→ｐＭＯＳト
ランジスタ１７→ｎＭＯＳトランジスタ１８→ｎＭＯＳ
トランジスタ１６の経路で流れ、電流Ｉ２はＶＤＤ→ｐ
ＭＯＳトランジスタ１９→ｎＭＯＳトランジスタ２０→
ｎＭＯＳトランジスタ１６の経路で流れる。この時、入
力端子１と出力端子４の信号は同じ論理レベル、すなわ
ち同極性の信号となる。
ランジスタ１７→ｎＭＯＳトランジスタ１８→ｎＭＯＳ
トランジスタ１６の経路で流れ、電流Ｉ２はＶＤＤ→ｐ
ＭＯＳトランジスタ１９→ｎＭＯＳトランジスタ２０→
ｎＭＯＳトランジスタ１６の経路で流れる。この時、入
力端子１と出力端子４の信号は同じ論理レベル、すなわ
ち同極性の信号となる。
【００６４】次に、低消費電力動作モード時の動作を説
明する。
明する。
【００６５】イネーブル端子２へＬレベルが供給される
と、イネーブル信号供給部５の出力節点１２はＨレベル
となる。このＨレベルとイネーブル端子２のＬレベルを
受ける接続切替部７のトランスファゲート（ｐＭＯＳト
ランジスタ２１，ｎＭＯＳトランジスタ２２）は非導通
状態になり、ｐＭＯＳトランジスタ１７および１９のゲ
ート間の接続を切り離す。
と、イネーブル信号供給部５の出力節点１２はＨレベル
となる。このＨレベルとイネーブル端子２のＬレベルを
受ける接続切替部７のトランスファゲート（ｐＭＯＳト
ランジスタ２１，ｎＭＯＳトランジスタ２２）は非導通
状態になり、ｐＭＯＳトランジスタ１７および１９のゲ
ート間の接続を切り離す。
【００６６】一方、トランスファゲート（ｐＭＯＳトラ
ンジスタ２３，ｎＭＯＳトランジスタ２４）は導通状態
になり、ｐＭＯＳトランジスタ１７のゲートおよびｐＭ
ＯＳトランジスタ１９のドレイン（節点１０）間を接続
する。また電圧比較部６のｎＭＯＳトランジスタ１６を
非導通状態にする。
ンジスタ２３，ｎＭＯＳトランジスタ２４）は導通状態
になり、ｐＭＯＳトランジスタ１７のゲートおよびｐＭ
ＯＳトランジスタ１９のドレイン（節点１０）間を接続
する。また電圧比較部６のｎＭＯＳトランジスタ１６を
非導通状態にする。
【００６７】イネーブル信号供給部５の出力節点１２の
Ｈレベルおよびイネーブル端子２のＬレベルを受けるバ
イパス部８のクロックドインバータは、ｐＭＯＳトラン
ジスタ２６が導通状態、ｎＭＯＳトランジスタ２７も導
通状態になり、クロックドインバータとして動作し、入
力端子１の信号を電圧比較部６の基準電圧入力端の節点
２０へ極性反転して伝達する。
Ｈレベルおよびイネーブル端子２のＬレベルを受けるバ
イパス部８のクロックドインバータは、ｐＭＯＳトラン
ジスタ２６が導通状態、ｎＭＯＳトランジスタ２７も導
通状態になり、クロックドインバータとして動作し、入
力端子１の信号を電圧比較部６の基準電圧入力端の節点
２０へ極性反転して伝達する。
【００６８】バイパス部８のトランスファゲート（ｐＭ
ＯＳトランジスタ２９，ｎＭＯＳトランジスタ３０）は
非導通状態になり、基準電圧端子３および節点２０との
間の接続を開放する。
ＯＳトランジスタ２９，ｎＭＯＳトランジスタ３０）は
非導通状態になり、基準電圧端子３および節点２０との
間の接続を開放する。
【００６９】上述した動作により、この入力回路は図７
に示した等価回路の構成になることが判る。この図７に
示した入力段の構成は、ＶＤＤおよびＧＮＤ間にｐＭＯ
Ｓトランジスタ１７およびｎＭＯＳトランジスタ１８が
直列に接続され、同様にＶＤＤおよびＧＮＤ間にｐＭＯ
Ｓトランジスタ１９およびｎＭＯＳトランジスタ２０も
直列接続される。
に示した等価回路の構成になることが判る。この図７に
示した入力段の構成は、ＶＤＤおよびＧＮＤ間にｐＭＯ
Ｓトランジスタ１７およびｎＭＯＳトランジスタ１８が
直列に接続され、同様にＶＤＤおよびＧＮＤ間にｐＭＯ
Ｓトランジスタ１９およびｎＭＯＳトランジスタ２０も
直列接続される。
【００７０】それぞれの直列接続点である節点１１およ
び節点１０は、互いに他方のｐＭＯＳトランジスタ１７
および１９のゲートにたすき掛けで接続され、ｎＭＯＳ
トランジスタ１８のゲートは入力端子１に接続された状
態になる。
び節点１０は、互いに他方のｐＭＯＳトランジスタ１７
および１９のゲートにたすき掛けで接続され、ｎＭＯＳ
トランジスタ１８のゲートは入力端子１に接続された状
態になる。
【００７１】入力端子１は、ｐＭＯＳトランジスタ２
５，２６およびｎＭＯＳトランジスタ２７，２８からな
るクロックドインバータを介してｎＭＯＳトランジスタ
２０のゲートにも接続された等価回路の構成になり、こ
の入力段の出力端は出力段の同相バッファであるバッフ
ァ部９の入力端に接続される。この等価回路は相補型回
路を構成しており、定常的な電流は発生しない。
５，２６およびｎＭＯＳトランジスタ２７，２８からな
るクロックドインバータを介してｎＭＯＳトランジスタ
２０のゲートにも接続された等価回路の構成になり、こ
の入力段の出力端は出力段の同相バッファであるバッフ
ァ部９の入力端に接続される。この等価回路は相補型回
路を構成しており、定常的な電流は発生しない。
【００７２】上述した図７の等価回路は、入力端子１の
入力信号がＬレベルの時、ｎＭＯＳトランジスタ１８，
２８、ｐＭＯＳトランジスタ１９は非導通状態になる。
また、ｎＭＯＳトランジスタ２０，ｐＭＯＳトランジス
タ１７は導通状態になる。よって、定常的な電流の流れ
る個所が存在しない。
入力信号がＬレベルの時、ｎＭＯＳトランジスタ１８，
２８、ｐＭＯＳトランジスタ１９は非導通状態になる。
また、ｎＭＯＳトランジスタ２０，ｐＭＯＳトランジス
タ１７は導通状態になる。よって、定常的な電流の流れ
る個所が存在しない。
【００７３】また、入力端子１の比較電圧の入力信号が
Ｈレベルの時、ｎＭＯＳトランジスタ１８，２８、ｐＭ
ＯＳトランジスタ１９は導通状態となる。また、ｎＭＯ
Ｓトランジスタ２０，ｐＭＯＳトランジスタ１７は非導
通状態となる。よって、ここでも定常的な電流の流れる
個所が存在しない。
Ｈレベルの時、ｎＭＯＳトランジスタ１８，２８、ｐＭ
ＯＳトランジスタ１９は導通状態となる。また、ｎＭＯ
Ｓトランジスタ２０，ｐＭＯＳトランジスタ１７は非導
通状態となる。よって、ここでも定常的な電流の流れる
個所が存在しない。
【００７４】上述したように、低消費電力動作モード時
は、定常的な電流の流れる個所は存在しない。論理レベ
ルは、比較電圧の入力端子１から入力された信号と同極
性の信号が節点１０に得られ、出力段のバッファ部９か
ら同極性で出力する。よってこの時も、入力端子１と出
力端子４の信号は同じ論理レベルとなる。
は、定常的な電流の流れる個所は存在しない。論理レベ
ルは、比較電圧の入力端子１から入力された信号と同極
性の信号が節点１０に得られ、出力段のバッファ部９か
ら同極性で出力する。よってこの時も、入力端子１と出
力端子４の信号は同じ論理レベルとなる。
【００７５】以上説明したように、入出力論理のみに着
目した場合は、同じ論理レベルの出力を行っているが、
その回路動作は、定常動作モード時は電圧比較器型であ
り、低消費電力動作モード時はＣＭＯＳ回路型となるよ
うに切り替えている。
目した場合は、同じ論理レベルの出力を行っているが、
その回路動作は、定常動作モード時は電圧比較器型であ
り、低消費電力動作モード時はＣＭＯＳ回路型となるよ
うに切り替えている。
【００７６】次に、定常的な電流について検討する。
【００７７】低消費電力動作モード時、ＣＭＯＳ回路の
等価回路であるから定常的貫通電流が発生しないこと、
および外部からＣＭＯＳ回路の等価回路を経由して内部
回路にテストパタン等の信号を伝えることができること
は、上述した回路構成および回路動作から明白である。
よって、低消費電力モード時はＣＭＯＳ回路として動作
するときの定常的な貫通電流は数ｐＡであり、これは、
トランジスタのリーク電流と同等である。
等価回路であるから定常的貫通電流が発生しないこと、
および外部からＣＭＯＳ回路の等価回路を経由して内部
回路にテストパタン等の信号を伝えることができること
は、上述した回路構成および回路動作から明白である。
よって、低消費電力モード時はＣＭＯＳ回路として動作
するときの定常的な貫通電流は数ｐＡであり、これは、
トランジスタのリーク電流と同等である。
【００７８】次に、定常動作モード時における信号の遅
延量の増加率の改善について検討する。なお、以下に述
べるＴＰＨＨとは、図１の入力端子１がＬレベルからＨ
レベルに変化した時、出力端子４が、ＬレベルからＨレ
ベルに変化するまでに要した時間である。
延量の増加率の改善について検討する。なお、以下に述
べるＴＰＨＨとは、図１の入力端子１がＬレベルからＨ
レベルに変化した時、出力端子４が、ＬレベルからＨレ
ベルに変化するまでに要した時間である。
【００７９】また、ＴＰＬＬとは、図１の入力端子１が
ＨレベルからＬレベルに変化した時、出力端子４が、Ｈ
レベルからＬレベルに変化するまでに要した時間であ
る。
ＨレベルからＬレベルに変化した時、出力端子４が、Ｈ
レベルからＬレベルに変化するまでに要した時間であ
る。
【００８０】この時ＨレベルかＬレベルかの判定は、下
記の判定電圧値より、大きいか小さいかで判断する。詳
細な判定電圧値は、各インターフェース規格によるが、
このデータは、入力端子１の判定電圧が２Ｖ、出力端子
４の判定電圧が０．９Ｖとしている。
記の判定電圧値より、大きいか小さいかで判断する。詳
細な判定電圧値は、各インターフェース規格によるが、
このデータは、入力端子１の判定電圧が２Ｖ、出力端子
４の判定電圧が０．９Ｖとしている。
【００８１】図１に示した本発明の回路と図６および図
８に示した従来例の回路との特性を比較した表１を参照
すると、ＴＰＨＨ特性は、本発明の回路が０．４２３ｎ
Ｓに対し図６に示した従来例の回路は０．３６７ｎＳ、
図８に示した従来例の回路は０．６２５ｎＳであり、Ｔ
ＰＬＬ特性は、本発明の回路が０．４２２ｎＳに対し図
６に示した従来例の回路は０．３５９ｎＳ、図８に示し
た従来例の回路は０．５９２ｎＳであるから、従来例よ
りもＴＰＤが１５％程度増加しているものの、同じ機能
を実現している図８の回路に比較すると遅延量の増加率
が５０％前後減少していることが判る。
８に示した従来例の回路との特性を比較した表１を参照
すると、ＴＰＨＨ特性は、本発明の回路が０．４２３ｎ
Ｓに対し図６に示した従来例の回路は０．３６７ｎＳ、
図８に示した従来例の回路は０．６２５ｎＳであり、Ｔ
ＰＬＬ特性は、本発明の回路が０．４２２ｎＳに対し図
６に示した従来例の回路は０．３５９ｎＳ、図８に示し
た従来例の回路は０．５９２ｎＳであるから、従来例よ
りもＴＰＤが１５％程度増加しているものの、同じ機能
を実現している図８の回路に比較すると遅延量の増加率
が５０％前後減少していることが判る。
【００８２】
【表１】
【００８３】本発明が従来例よりも優れている理由は、
図８の回路に比べ出力段のバッファ部と電圧比較部の間
に、トランスファーゲートが挿入されない回路構成であ
ることが大きな要因である。
図８の回路に比べ出力段のバッファ部と電圧比較部の間
に、トランスファーゲートが挿入されない回路構成であ
ることが大きな要因である。
【００８４】すなわち、入力信号の遅延低減手段として
接続切替手段内蔵の電圧比較手段と出力段とがトランス
ファゲートを介さず直接に配線接続されている。
接続切替手段内蔵の電圧比較手段と出力段とがトランス
ファゲートを介さず直接に配線接続されている。
【００８５】また、電圧比較手段が比較動作をする定常
動作時および接続切替手段による切替により電圧比較手
段の構成が相補型入力手段の構成に切り替えられて動作
する低消費電力動作時とも、それぞれ遅延低減手段によ
り入力信号の遅延量増加を抑制することができる。
動作時および接続切替手段による切替により電圧比較手
段の構成が相補型入力手段の構成に切り替えられて動作
する低消費電力動作時とも、それぞれ遅延低減手段によ
り入力信号の遅延量増加を抑制することができる。
【００８６】このように、接続切替手段および遅延低減
手段により電源電位から接地電位への貫通電流経路を遮
断しかつ入力信号の遅延量の増加を抑制した内部回路の
故障検出用ＩＤＤＱテスト対応の構成とすることができ
るものである。
手段により電源電位から接地電位への貫通電流経路を遮
断しかつ入力信号の遅延量の増加を抑制した内部回路の
故障検出用ＩＤＤＱテスト対応の構成とすることができ
るものである。
【００８７】また、使用可能周波数も本発明が４７２Ｍ
Ｈｚまで動作するのに対し、同じ機能を実現する図８の
従来例は３２０ＭＨｚであるから、本発明の回路の周波
数特性の方が大きく向上していることが判る。
Ｈｚまで動作するのに対し、同じ機能を実現する図８の
従来例は３２０ＭＨｚであるから、本発明の回路の周波
数特性の方が大きく向上していることが判る。
【００８８】次に使用素子数について述べる。
【００８９】本発明の回路と従来例の回路の構成素子数
を比較した表２を参照すると、本発明の回路が２１素子
であるのに対し、従来例の回路は図６の場合が９素子、
図８の場合が２２素子であり、従来の同等の機能を有す
る図８のバッファよりも、少ない素子数で回路を実現し
ていることが判る。
を比較した表２を参照すると、本発明の回路が２１素子
であるのに対し、従来例の回路は図６の場合が９素子、
図８の場合が２２素子であり、従来の同等の機能を有す
る図８のバッファよりも、少ない素子数で回路を実現し
ていることが判る。
【００９０】
【表２】
【００９１】次に、第２の実施形態の回路図を示した図
３を参照すると、第１の実施形態との相違点は、イネー
ブル信号供給部５の構成が変わり、イネーブル端子２へ
入力されるイネーブル信号の逆極性の信号を、外部から
イネーブル反転端子３５を介して独立に入力する構成と
なっていることである。
３を参照すると、第１の実施形態との相違点は、イネー
ブル信号供給部５の構成が変わり、イネーブル端子２へ
入力されるイネーブル信号の逆極性の信号を、外部から
イネーブル反転端子３５を介して独立に入力する構成と
なっていることである。
【００９２】これは、イネーブル端子２、イネーブル反
転端子３５へ所望の信号が入力されるとき、第１の実施
形態におけるイネーブル信号供給部５は、イネーブル信
号およびその逆極性の関係にある信号が得られるのであ
れば、どのような構成でもよいことを示す。
転端子３５へ所望の信号が入力されるとき、第１の実施
形態におけるイネーブル信号供給部５は、イネーブル信
号およびその逆極性の関係にある信号が得られるのであ
れば、どのような構成でもよいことを示す。
【００９３】次に、第３の実施形態の回路図を示した図
４を参照すると、第１の実施形態との相違点は、バイパ
ス部８の構成において、図１のクロックドインバータに
代えて、トランスファゲート（ｐＭＯＳトランジスタ３
６，ｎＭＯＳトランジスタ３７）とインバータ（ｐＭＯ
Ｓトランジスタ３９，ｎＭＯＳトランジスタ４０）とト
ランスファゲート（ｐＭＯＳトランジスタ４１，ｎＭＯ
Ｓトランジスタ４２）とが縦続接続で接続され、入力端
子１と電圧比較部６の比較電圧入力端（節点１３）との
間に挿入接続される。
４を参照すると、第１の実施形態との相違点は、バイパ
ス部８の構成において、図１のクロックドインバータに
代えて、トランスファゲート（ｐＭＯＳトランジスタ３
６，ｎＭＯＳトランジスタ３７）とインバータ（ｐＭＯ
Ｓトランジスタ３９，ｎＭＯＳトランジスタ４０）とト
ランスファゲート（ｐＭＯＳトランジスタ４１，ｎＭＯ
Ｓトランジスタ４２）とが縦続接続で接続され、入力端
子１と電圧比較部６の比較電圧入力端（節点１３）との
間に挿入接続される。
【００９４】さらに、トランスファゲート（ｐＭＯＳト
ランジスタ３６，ｎＭＯＳトランジスタ３７）の出力端
およびＧＮＤ間にはｎＭＯＳトランジスタ３８が接続さ
れる。
ランジスタ３６，ｎＭＯＳトランジスタ３７）の出力端
およびＧＮＤ間にはｎＭＯＳトランジスタ３８が接続さ
れる。
【００９５】ｎＭＯＳトランジスタ３８のゲートとトラ
ンスファゲートのｐＭＯＳトランジスタ３６，４１、２
９のゲートにイネーブル信号供給部５の入力端が接続さ
れる。
ンスファゲートのｐＭＯＳトランジスタ３６，４１、２
９のゲートにイネーブル信号供給部５の入力端が接続さ
れる。
【００９６】トランスファゲートのｎＭＯＳトランジス
タ３７，４２，３０のゲートにはイネーブル信号供給部
５の出力端が接続される構成にしたことである。
タ３７，４２，３０のゲートにはイネーブル信号供給部
５の出力端が接続される構成にしたことである。
【００９７】イネーブル端子２に供給されるイネーブル
信号がＨレベルの時は、トランスファゲート（ｐＭＯＳ
トランジスタ３６および４１，ｎＭＯＳトランジスタ３
７および４２）はそれぞれ非導通状態になり、このバイ
パス部８は動作しない。すなわち、入力段の電圧比較部
６は電圧比較回路として動作する。
信号がＨレベルの時は、トランスファゲート（ｐＭＯＳ
トランジスタ３６および４１，ｎＭＯＳトランジスタ３
７および４２）はそれぞれ非導通状態になり、このバイ
パス部８は動作しない。すなわち、入力段の電圧比較部
６は電圧比較回路として動作する。
【００９８】ことき、バイパス部８のｎＭＯＳトランジ
スタ３８は導通状態になり、プルダウン素子として働
き、インバータが不安定な動作をしない、つまり不要な
貫通電流が流れないように制御している。それ以外の動
作は、第１の実施形態と同様であるからここでの動作説
明は省略する。
スタ３８は導通状態になり、プルダウン素子として働
き、インバータが不安定な動作をしない、つまり不要な
貫通電流が流れないように制御している。それ以外の動
作は、第１の実施形態と同様であるからここでの動作説
明は省略する。
【００９９】上述した第３の実施形態は、イネーブル端
子２のイネーブル信号により、所望の制御を行うことに
より、入力端子１に供給される比較電圧を基準電圧入力
端の節点１３へ入力することができればどのような構成
でもよいことを示す。
子２のイネーブル信号により、所望の制御を行うことに
より、入力端子１に供給される比較電圧を基準電圧入力
端の節点１３へ入力することができればどのような構成
でもよいことを示す。
【０１００】次に、第４の実施形態の回路図を示した図
５を参照すると、第１の実施形態との相違点は、出力段
のバッファ部９において、図１における２つのインバー
タを縦続接続した構成に代えて、以下に述べる構成の、
出力用バッファの前置回路としてクロックドインバータ
を設けたバッファが接続されることである。
５を参照すると、第１の実施形態との相違点は、出力段
のバッファ部９において、図１における２つのインバー
タを縦続接続した構成に代えて、以下に述べる構成の、
出力用バッファの前置回路としてクロックドインバータ
を設けたバッファが接続されることである。
【０１０１】すなわち、ＶＤＤおよびＧＮＤ間にｐＭＯ
Ｓトランジスタ４３，３１とｎＭＯＳトランジスタ３２
とが直列に接続される。ｐＭＯＳトランジスタ４３のゲ
ートはＧＮＤに接続される。ｐＭＯＳトランジスタ３１
のゲートはイネーブル信号供給部５の出力端に接続され
る。さらに、ｎＭＯＳトランジスタ３２のゲートは電圧
比較部６のｎＭＯＳトランジスタ２０のドレイン（節点
１０）に接続される一種のクロックドインバータであ
る。
Ｓトランジスタ４３，３１とｎＭＯＳトランジスタ３２
とが直列に接続される。ｐＭＯＳトランジスタ４３のゲ
ートはＧＮＤに接続される。ｐＭＯＳトランジスタ３１
のゲートはイネーブル信号供給部５の出力端に接続され
る。さらに、ｎＭＯＳトランジスタ３２のゲートは電圧
比較部６のｎＭＯＳトランジスタ２０のドレイン（節点
１０）に接続される一種のクロックドインバータであ
る。
【０１０２】このクロックドインバータの出力端には出
力段インバータ（ｐＭＯＳトランジスタ３３，ｎＭＯＳ
トランジスタ３４）が接続される。このインバータのゲ
ートおよびＶＤＤ間にプルアップ手段となるｐＭＯＳト
ランジスタ４４が接続される。このｐＭＯＳトランジス
タ４４のゲートはｐＭＯＳトランジスタ１７のゲートが
接続されて構成される。
力段インバータ（ｐＭＯＳトランジスタ３３，ｎＭＯＳ
トランジスタ３４）が接続される。このインバータのゲ
ートおよびＶＤＤ間にプルアップ手段となるｐＭＯＳト
ランジスタ４４が接続される。このｐＭＯＳトランジス
タ４４のゲートはｐＭＯＳトランジスタ１７のゲートが
接続されて構成される。
【０１０３】このような、回路構成にする理由の一つと
して、製造ばらつきによる遅延量のばらつきを、小さく
することがあげられる。電圧比較部６が節点１０を駆動
する能力は、製造ばらつきにより、インバータ等と比べ
てはるかに大きく変化する。この影響を出来るだけ小さ
くするために、節点１０にぶら下がる負荷を小さくする
目的でｎＭＯＳトランジスタ３２のゲートのみを接続し
た回路構成を取る。
して、製造ばらつきによる遅延量のばらつきを、小さく
することがあげられる。電圧比較部６が節点１０を駆動
する能力は、製造ばらつきにより、インバータ等と比べ
てはるかに大きく変化する。この影響を出来るだけ小さ
くするために、節点１０にぶら下がる負荷を小さくする
目的でｎＭＯＳトランジスタ３２のゲートのみを接続し
た回路構成を取る。
【０１０４】出力段のバッファ部９は、イネーブル信号
がＨレベルの時にｐＭＯＳトランジスタ３１が導通状態
になり、インバータとして動作し、電圧比較部６の出力
を極性反転させる。
がＨレベルの時にｐＭＯＳトランジスタ３１が導通状態
になり、インバータとして動作し、電圧比較部６の出力
を極性反転させる。
【０１０５】このとき、定常動作モードであれば、電圧
比較部６は電圧比較回路として動作するから、電圧比較
部６の出力端（節点１０）がＬレベルの時はｐＭＯＳト
ランジスタ４４は非導通となり出力端子４にＬレベルを
出力する。
比較部６は電圧比較回路として動作するから、電圧比較
部６の出力端（節点１０）がＬレベルの時はｐＭＯＳト
ランジスタ４４は非導通となり出力端子４にＬレベルを
出力する。
【０１０６】電圧比較部６の出力端（節点１０）がＨレ
ベルの時はｎＭＯＳトランジスタ３２は導通しｐＭＯＳ
トランジスタ４４も導通状態になり、ｎＭＯＳトランジ
スタ３２のＯＮ抵抗と、ｐＭＯＳトランジスタ４４のＯ
Ｎ抵抗により決定される電圧、ここではＬレベルとな
り、出力端子４にはＨレベルが出力されることになる。
よって、定常動作時、定常的な電流がここでも流れる状
態となっている。
ベルの時はｎＭＯＳトランジスタ３２は導通しｐＭＯＳ
トランジスタ４４も導通状態になり、ｎＭＯＳトランジ
スタ３２のＯＮ抵抗と、ｐＭＯＳトランジスタ４４のＯ
Ｎ抵抗により決定される電圧、ここではＬレベルとな
り、出力端子４にはＨレベルが出力されることになる。
よって、定常動作時、定常的な電流がここでも流れる状
態となっている。
【０１０７】低消費電流動作モードの時は、ｐＭＯＳト
ランジスタ３１は非導通状態であるから、電圧比較部６
の出力端（節点１０）がＬレベルの時はｎＭＯＳトラン
ジスタ３２は非導通状態、ｐＭＯＳトランジスタ４４は
導通となり出力端子４にＬレベルを出力する。
ランジスタ３１は非導通状態であるから、電圧比較部６
の出力端（節点１０）がＬレベルの時はｎＭＯＳトラン
ジスタ３２は非導通状態、ｐＭＯＳトランジスタ４４は
導通となり出力端子４にＬレベルを出力する。
【０１０８】電圧比較部６の出力端（節点１０）がＨレ
ベルの時は、ｎＭＯＳトランジスタ３２は導通し、ｐＭ
ＯＳトランジスタ４４は非導通状態になるのでｎＭＯＳ
トランジスタ３２のドレインはＬレベルになり、出力端
子４にはＨレベルが出力されることになる。
ベルの時は、ｎＭＯＳトランジスタ３２は導通し、ｐＭ
ＯＳトランジスタ４４は非導通状態になるのでｎＭＯＳ
トランジスタ３２のドレインはＬレベルになり、出力端
子４にはＨレベルが出力されることになる。
【０１０９】つまり、定常状態の時にｎＭＯＳトランジ
スタ３２のＯＮ抵抗と、ｐＭＯＳトランジスタ４４のＯ
Ｎ抵抗により流れていた定常的な電流経路が生じないの
で、低消費電力になり、正確なＩＤＤＱテストが可能に
なる。
スタ３２のＯＮ抵抗と、ｐＭＯＳトランジスタ４４のＯ
Ｎ抵抗により流れていた定常的な電流経路が生じないの
で、低消費電力になり、正確なＩＤＤＱテストが可能に
なる。
【０１１０】
【発明の効果】上述した本発明の入力回路は、入力段に
配置され定常動作時に電圧比較動作をする電圧比較手段
の構成を低消費電力動作時に相補型入力手段の構成に配
線変更するための接続切り替えを所定のイネーブル信号
に応答して行う接続切替手段が電圧比較手段の内部に内
蔵され、その接続切替手段が、電圧比較手段のトランジ
スタ対をミラー構成にする配線接続手段として設けら
れ、かつイネーブル信号で開閉するトランスファゲート
の組み合わせからなるので、ＣＭＯＳ回路の等価回路で
あるから定常的貫通電流が発生しないこと、および外部
からＣＭＯＳ回路の等価回路を経由して内部回路にテス
トパタン等の信号を伝えることができることは、上述し
た回路構成および回路動作から明白である。よって、低
消費電力モード時はＣＭＯＳ回路として動作するときの
定常的な貫通電流は数ｐＡであり、これは、トランジス
タのリーク電流と同等である。
配置され定常動作時に電圧比較動作をする電圧比較手段
の構成を低消費電力動作時に相補型入力手段の構成に配
線変更するための接続切り替えを所定のイネーブル信号
に応答して行う接続切替手段が電圧比較手段の内部に内
蔵され、その接続切替手段が、電圧比較手段のトランジ
スタ対をミラー構成にする配線接続手段として設けら
れ、かつイネーブル信号で開閉するトランスファゲート
の組み合わせからなるので、ＣＭＯＳ回路の等価回路で
あるから定常的貫通電流が発生しないこと、および外部
からＣＭＯＳ回路の等価回路を経由して内部回路にテス
トパタン等の信号を伝えることができることは、上述し
た回路構成および回路動作から明白である。よって、低
消費電力モード時はＣＭＯＳ回路として動作するときの
定常的な貫通電流は数ｐＡであり、これは、トランジス
タのリーク電流と同等である。
【０１１１】また、通常動作時における遅延値の増加率
の改善としては、図５の従来の回路よりも、１５％程度
ＴＰＤは増加しているものの、本発明と同じ機能を実現
している図８の従来回路に比べ遅延値の増加率が５０％
前後減少している。これは、図７の回路に比べ出力バッ
ファ部と電圧比較部の間に、トランスファーゲートがか
まない回路構成であることが大きな要因である。
の改善としては、図５の従来の回路よりも、１５％程度
ＴＰＤは増加しているものの、本発明と同じ機能を実現
している図８の従来回路に比べ遅延値の増加率が５０％
前後減少している。これは、図７の回路に比べ出力バッ
ファ部と電圧比較部の間に、トランスファーゲートがか
まない回路構成であることが大きな要因である。
【０１１２】さらに、使用可能周波数も同じ機能を実現
する図８の従来の回路よりも大きく向上させることがで
きる。
する図８の従来の回路よりも大きく向上させることがで
きる。
【０１１３】また、素子数も、同じ機能を実現する図８
の従来の回路よりも少ない素子数で実現できる。
の従来の回路よりも少ない素子数で実現できる。
【図１】本発明の電圧比較回路の第１の実施の形態を示
す回路図である。
す回路図である。
【図２】低消費電力動作モード時の等価回路図である。
【図３】本発明の電圧比較回路の第２の実施の形態を示
す回路図である。
す回路図である。
【図４】本発明の電圧比較回路の第３の実施の形態を示
す回路図である。
す回路図である。
【図５】本発明の電圧比較回路の第４の実施の形態を示
す回路図である。
す回路図である。
【図６】従来の電圧比較回路の一例を示す回路図であ
る。
る。
【図７】従来の電圧比較回路の他の一例を示す回路図で
ある。
ある。
【図８】従来の電圧比較回路のさらに他の例を示す回路
図である。
図である。
１ 入力端子 ２ イネーブル端子 ３ 基準電圧端子 ４ 出力端子 ５ イネーブル信号供給部 ６ 電圧比較部 ７ 接続切替部 ８ バイパス部 ９ 出力段のバッファ部 １０，１１，１２，１３ 節点 １４，１７，１９，２１，２３，２５，２６，３０，３
１，３３，３６，４１，４３，４４ ｐＭＯＳトラン
ジスタ １５，１８，２０，２２，２４，２７，２８，２９，３
２，３４，３７，３８，４０，４２ ｎＭＯＳトラン
ジスタ
１，３３，３６，４１，４３，４４ ｐＭＯＳトラン
ジスタ １５，１８，２０，２２，２４，２７，２８，２９，３
２，３４，３７，３８，４０，４２ ｎＭＯＳトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AD01 AE08 5J056 AA01 BB17 BB58 BB60 CC02 DD13 DD29 EE07 FF06 FF07 FF08 9A001 BB04 JZ45 LL05
Claims (11)
- 【請求項１】 入力段に配置され、定常動作時に所定の
イネーブル信号に応答して電圧比較動作をする電圧比較
手段の構成を低消費電力動作時に相補型入力手段の構成
に配線変更する接続切替手段が、前記電圧比較手段の内
部に内蔵されることを特徴とする半導体装置の入力回
路。 - 【請求項２】 接続切替手段が、前記電圧比較手段のト
ランジスタ対をミラー構成にする配線接続手段として設
けられ、かつ前記イネーブル信号で開閉するトランスフ
ァゲートの組み合わせからなる請求項１記載の半導体装
置の入力回路。 - 【請求項３】 入力信号の遅延低減手段として前記接続
切替手段内蔵の前記電圧比較手段と出力段とがトランス
ファゲートを介さず直接に配線接続される請求項１記載
の半導体装置の入力回路。 - 【請求項４】 前記電圧比較手段の出力用バッファの前
置回路として、ゲートが接地電位に接続された第１のｐ
チャネル型ＭＯＳトランジスタと前記イネーブル信号で
同期制御される第２のｐチャネル型ＭＯＳトランジスタ
と前記電圧比較手段の正転出力でのみ直接駆動されるｎ
チャネル型ＭＯＳトランジスタとこのｎチャネル型ＭＯ
Ｓトランジスタの出力端に接続されるとともに前記電圧
比較手段を構成するトランジスタ対のダイオード接続側
トランジスタのゲート電圧により導通非導通が制御され
るプルアップ手段の第３のｐチャネル型ＭＯＳトランジ
スタとからなり、前記ｎチャネル型ＭＯＳトランジスタ
および前記プルアップ手段のそれぞれのオン抵抗比で出
力レベルが設定されるクロックドインバータを有し、前
記低電圧動作時には前記相補型入力手段に切り替えられ
た前記正転出力に応答して、前記プルアップ手段および
前記ｎチャネル型ＭＯＳトランジスタそれぞれの導通が
互いに逆になる状態にして前記プルアップ手段から前記
ｎＭＯＳトランジスタに流れる定常的な電流を遮断する
請求項１記載の半導体装置の入力回路。 - 【請求項５】 前記接続切替手段と、前記電圧比較手段
の基準電圧入力端および外部端子間の接続を遮断するト
ランスファゲートと、前記基準電圧入力端には比較電圧
の極性反転電圧を与えるクロックドインバータ手段とを
有し、前記イネーブル信号の一方レベルに応答して、前
記接続切替手段の接続を逆接続にしかつ前記クロックド
インバータ手段をそれぞれ動作状態にするとともに前記
電圧比較手段を電圧レベル変換回路として構成する請求
項１記載の半導体装置の入力回路。 - 【請求項６】 前記電圧比較手段が比較動作をする定常
動作時および前記接続切替手段による切替により前記電
圧比較手段の構成が相補型入力手段の構成に切り替えら
れて動作する低消費電力動作時とも、それぞれ前記遅延
低減手段により入力信号の遅延量増加を抑制する請求項
３記載の半導体装置の入力回路。 - 【請求項７】 前記接続切替手段および前記遅延低減手
段により電源電位から接地電位への貫通電流経路を遮断
しかつ入力信号の遅延量の増加を抑制した内部回路の故
障検出用ＩＤＤＱテスト対応の構成とする請求項３記載
の半導体装置の入力回路。 - 【請求項８】 電圧比較部と比較電圧バイパス部と出力
段のバッファ部と、イネーブル信号供給部とを有し、前
記イネーブル信号供給部は、第１のｐチャネル型ＭＯＳ
トランジスタおよび第１のｎチャネル型ＭＯＳトランジ
スタからなり、入力端がイネーブル信号を入力するイン
バータで構成され、前記電圧比較部は、ソースが接地電
位に接続された第２のｎチャネル型ＭＯＳトランジスタ
のドレインおよび電源電位間に互いに並列状態で接続さ
れる第２のｐチャネル型ＭＯＳトランジスタおよび第３
のｎチャネル型ＭＯＳトランジスタの直列接続体並びに
第３のｐチャネル型ＭＯＳトランジスタおよび第４のｎ
チャネル型ＭＯＳトランジスタの直列接続体と、前記第
２のｐチャネル型ＭＯＳトランジスタおよび第３のｎチ
ャネル型ＭＯＳトランジスタの直列接続点と前記第３の
ｐチャネル型ＭＯＳトランジスタのゲートが接続される
とともに前記ゲートおよび前記第２のｐチャネル型ＭＯ
Ｓトランジスタのゲート間に接続される第１のトランス
ファゲートと、前記第２のｐチャネル型ＭＯＳトランジ
スタのゲートと第３のｐチャネル型ＭＯＳトランジスタ
および第４のｎチャネル型ＭＯＳトランジスタの直列接
続点との間に接続される第２のトランスファゲートとか
らなり、前記第１のトランスファゲートのｐチャネル型
ＭＯＳトランジスタおよび前記第２のトランスファゲー
トのｎチャネル型ＭＯＳトランジスタのゲートは前記イ
ネーブル信号供給部の出力端に接続され、前記第１のト
ランスファゲートのｎチャネル型ＭＯＳトランジスタの
ゲート、前記第２のトランスファゲートのｐチャネル型
ＭＯＳトランジスタのゲートおよび前記第２のｎチャネ
ル型ＭＯＳトランジスタのゲートは前記イネーブル信号
供給部の入力端に共通接続され、前記第３のｎチャネル
型ＭＯＳトランジスタのゲートを比較電圧入力端とし前
記第４のｎチャネル型ＭＯＳトランジスタのゲートを基
準電圧入力端とする構成からなり、前記バイパス部は、
電源電位にドレインが接続される第４のｐチャネル型Ｍ
ＯＳトランジスタのドレインおよび接地電位にソースが
接続される第５のｎチャネル型ＭＯＳトランジスタのド
レインの間に第５のｐチャネル型ＭＯＳトランジスタお
よび第６のｎチャネル型ＭＯＳトランジスタが直列接続
され、前記第４のｐチャネル型ＭＯＳトランジスタおよ
び前記第５のｎチャネル型ＭＯＳトランジスタのゲート
が接続されて入力端とするクロックドインバータと一端
が前記第４のｎチャネル型ＭＯＳトランジスタのゲート
に接続され他端を外部の基準電圧入力端子に接続する第
３のトランスファゲートとからなり、第５のｐチャネル
型ＭＯＳトランジスタのゲートおよび前記第３のトラン
スファゲートのｎチャネル型ＭＯＳトランジスタのゲー
トはそれぞれ前記イネーブル信号供給部の入力端に接続
され、前記第６のｎチャネル型ＭＯＳトランジスタのゲ
ートおよび前記第３のトランスファゲートのｐチャネル
型ＭＯＳトランジスタのゲートはそれぞれ前記イネーブ
ル信号供給部の出力端に接続される構成からなり、前記
電圧比較部の出力を受ける前記出力段のバッファ部は、
縦続接続された２段のインバータからなることを特徴と
する半導体装置の入力回路。 - 【請求項９】 前記イネーブル信号供給部に代えて、前
記イネーブル信号およびその極性反転信号を外部から独
立に供給して制御する請求項８記載の半導体装置の入力
回路。 - 【請求項１０】 前記バイパス手段は、前記電圧比較手
段の前記比較電圧入力端および前記基準電圧入力端の間
に、第４のトランスファゲートとインバータと第５のト
ランスファゲートとが縦続接続で接続され、前記第４の
トランスファゲートの出力端および接地電位間に第６の
ｎチャネル型ＭＯＳトランジスタが接続され、そのゲー
トと前記第４および前記第５のトランスファゲートのｐ
チャネル型ＭＯＳトランジスタそれぞれのゲートに前記
イネーブル信号供給部の入力端が接続され、前記第４お
よび前記第５のトランスファゲートそれぞれのｎチャネ
ル型ＭＯＳトランジスタのゲートに前記イネーブル信号
供給部の出力端が接続される構成からなる請求項８記載
の半導体装置の入力回路。 - 【請求項１１】 前記出力段のバッファは、電源電位お
よび接地電位間に第６，第７のｐチャネル型ＭＯＳトラ
ンジスタと第８のｎチャネル型ＭＯＳトランジスタとが
直列に接続され前記第６のｐチャネル型ＭＯＳトランジ
スタのゲートは接地電位に接続され、前記第７のｐチャ
ネル型ＭＯＳトランジスタのゲートは前記イネーブル信
号供給部の出力端に接続され、第８のｎチャネル型ＭＯ
Ｓトランジスタのゲートは前記電圧比較部の前記第４の
ｎチャネル型ＭＯＳトランジスタのドレインに接続され
るクロックドインバータと、このクロックドインバータ
の出力端に接続される出力段インバータと、この出力段
インバータのゲートおよび電源電位間に接続されゲート
に前記第２のｐチャネル型ＭＯＳトランジスタのゲート
が接続される第８のｐチャネル型ＭＯＳトランジスタと
から構成される請求項８記載の半導体装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26909399A JP2001094410A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26909399A JP2001094410A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001094410A true JP2001094410A (ja) | 2001-04-06 |
Family
ID=17467587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26909399A Pending JP2001094410A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001094410A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629810B2 (en) | 2006-08-16 | 2009-12-08 | Elpida Memory, Inc. | Input and output circuit |
| US8917563B2 (en) | 2010-11-11 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device and information processing system including an input circuit with a delay |
-
1999
- 1999-09-22 JP JP26909399A patent/JP2001094410A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629810B2 (en) | 2006-08-16 | 2009-12-08 | Elpida Memory, Inc. | Input and output circuit |
| US8917563B2 (en) | 2010-11-11 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device and information processing system including an input circuit with a delay |
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