JP3373795B2 - 半導体入力回路及び半導体記憶装置 - Google Patents
半導体入力回路及び半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ型ＬＳＩ
メモリのインターフェース（Ｉ／Ｆ）部などの入力信号
を受ける半導体入力回路、及びこの半導体入力回路を搭
載したＣＭＯＳ型ＬＳＩメモリ等の半導体記憶装置に関
する。
メモリのインターフェース（Ｉ／Ｆ）部などの入力信号
を受ける半導体入力回路、及びこの半導体入力回路を搭
載したＣＭＯＳ型ＬＳＩメモリ等の半導体記憶装置に関
する。
【０００２】
【従来の技術】機器の高度化や複雑化、システム化の進
展に伴い、故障が社会に与える影響や損害が大きくな
り、信頼性が重要な品質の一特性として注目されてい
る。半導体集積回路においても、機器に組みこまれた
後、最終ユーザーにおいて所望の時間、機器の機能、性
能が発揮できる信頼性を確保するために、スクリーニン
グを行うのが一般的となっている。スクリーニングは、
半導体チップに対して種々のテストを行うことにより、
潜在的故障要因を持つチップを不良として取り除くこと
を目的としている。
展に伴い、故障が社会に与える影響や損害が大きくな
り、信頼性が重要な品質の一特性として注目されてい
る。半導体集積回路においても、機器に組みこまれた
後、最終ユーザーにおいて所望の時間、機器の機能、性
能が発揮できる信頼性を確保するために、スクリーニン
グを行うのが一般的となっている。スクリーニングは、
半導体チップに対して種々のテストを行うことにより、
潜在的故障要因を持つチップを不良として取り除くこと
を目的としている。
【０００３】このスクリーニングの際には、通常、スタ
ンドバイ電流チェックと呼ばれるテストが実施される。
これは、チップの内部で、プロセス不良などで生ずる異
常電流が流れていないかをチェックするものであり、チ
ップ内部の異常電流を検知するためには、チップの内部
回路が消費する正常な電流によるオフセット分を最小限
にすることが必要である。例えばμＡ（マイクロアンペ
ア）オーダーの異常電流を検知するには、正常状態での
電流のオーダーをそれ以下にしなければ、異常電流が見
えてこない。つまり、スタンドバイ電流チェックを正確
に実施するためには、チップ上のすべての貫通電流を含
む動作電流の直流的電流パスをなくすことが重要となっ
てくる。
ンドバイ電流チェックと呼ばれるテストが実施される。
これは、チップの内部で、プロセス不良などで生ずる異
常電流が流れていないかをチェックするものであり、チ
ップ内部の異常電流を検知するためには、チップの内部
回路が消費する正常な電流によるオフセット分を最小限
にすることが必要である。例えばμＡ（マイクロアンペ
ア）オーダーの異常電流を検知するには、正常状態での
電流のオーダーをそれ以下にしなければ、異常電流が見
えてこない。つまり、スタンドバイ電流チェックを正確
に実施するためには、チップ上のすべての貫通電流を含
む動作電流の直流的電流パスをなくすことが重要となっ
てくる。
【０００４】従来、図５に示すようなＣＭＯＳ型ＬＳＩ
メモリ９０のインターフェイス（Ｉ／Ｆ）部９０−１，
９０−２，…には、一般的にＴＴＬ・Ｉ／Ｆが用いられ
ていた。
メモリ９０のインターフェイス（Ｉ／Ｆ）部９０−１，
９０−２，…には、一般的にＴＴＬ・Ｉ／Ｆが用いられ
ていた。
【０００５】ＴＴＬ・Ｉ／Ｆは、例えば電源５Ｖに対し
てＶＩＨ＝２．２Ｖ、ＶＩＬ＝０．８Ｖといった絶対値
により、それぞれ外部入力信号ＩＮの論理レベルのＨｉ
ｇｈ／Ｌｏｗレベルの判別を行う。このＴＴＬ・Ｉ／Ｆ
において、外部入力信号ＩＮを受ける入力回路は、例え
ば図６（ａ）に示す例では、直列接続されたインバータ
１０１，１０２で構成され、図６（ｂ）に示す例では、
ＮＯＲ回路１１１とインバータ１１２とが直列接続され
て成る。このように、ＴＴＬ・Ｉ／Ｆにおける入力回路
の初段部には、インバータ１０１あるいはＮＯＲ回路１
１１といったＣＭＯＳゲートが用いられている。
てＶＩＨ＝２．２Ｖ、ＶＩＬ＝０．８Ｖといった絶対値
により、それぞれ外部入力信号ＩＮの論理レベルのＨｉ
ｇｈ／Ｌｏｗレベルの判別を行う。このＴＴＬ・Ｉ／Ｆ
において、外部入力信号ＩＮを受ける入力回路は、例え
ば図６（ａ）に示す例では、直列接続されたインバータ
１０１，１０２で構成され、図６（ｂ）に示す例では、
ＮＯＲ回路１１１とインバータ１１２とが直列接続され
て成る。このように、ＴＴＬ・Ｉ／Ｆにおける入力回路
の初段部には、インバータ１０１あるいはＮＯＲ回路１
１１といったＣＭＯＳゲートが用いられている。
【０００６】インバータ１０１は、図７（ａ）に示すよ
うにＰチャネルＭＯＳトランジスタ（以下、Ｐ−ＭＯＳ
と記す）１０１ａとＮチャネルＭＯＳトランジスタ（以
下、Ｎ−ＭＯＳと記す）１０１ｂとで構成され、ＮＯＲ
回路１１１は、図７（ｂ）に示すようにＰ−ＭＯＳ１１
１ａ，１１１ｂとＮ−ＭＯＳ１１１ｃ，１１１ｄとで構
成されている。
うにＰチャネルＭＯＳトランジスタ（以下、Ｐ−ＭＯＳ
と記す）１０１ａとＮチャネルＭＯＳトランジスタ（以
下、Ｎ−ＭＯＳと記す）１０１ｂとで構成され、ＮＯＲ
回路１１１は、図７（ｂ）に示すようにＰ−ＭＯＳ１１
１ａ，１１１ｂとＮ−ＭＯＳ１１１ｃ，１１１ｄとで構
成されている。
【０００７】かかるＴＴＬ・Ｉ／Ｆでは、ＣＭＯＳゲー
トの敷居値レベルを、絶対値ＶＩＮとＶＩＬの間の適当
なレベルに設計しておくことにより、ＴＴＬレベルの外
部入力信号ＩＮをＭＯＳレベルの信号に変換している。
つまり、Ｐ−ＭＯＳとＮ−ＭＯＳのレシオ回路として論
理が判別されるようにゲート敷居値を設定する（両ＭＯ
Ｓのサイズ比による）。
トの敷居値レベルを、絶対値ＶＩＮとＶＩＬの間の適当
なレベルに設計しておくことにより、ＴＴＬレベルの外
部入力信号ＩＮをＭＯＳレベルの信号に変換している。
つまり、Ｐ−ＭＯＳとＮ−ＭＯＳのレシオ回路として論
理が判別されるようにゲート敷居値を設定する（両ＭＯ
Ｓのサイズ比による）。
【０００８】ここで、例えば、ＶＩＨ値あるいはＶＩＬ
値近辺のレベルが入力されると、前記ＣＯＳゲートに中
間電位が入力されたこととなり、ＣＭＯＳゲートを構成
するＰ−ＭＯＳ及びＮ−ＭＯＳともにオンして、電源Ｖ
ＤＤからグランドＧＮＤへ貫通電流が流れることとな
る。
値近辺のレベルが入力されると、前記ＣＯＳゲートに中
間電位が入力されたこととなり、ＣＭＯＳゲートを構成
するＰ−ＭＯＳ及びＮ−ＭＯＳともにオンして、電源Ｖ
ＤＤからグランドＧＮＤへ貫通電流が流れることとな
る。
【０００９】このように、ＴＴＬ入力の場合には、入力
回路の初段で貫通電流を流し得るが、ＣＭＯＳゲートを
用いている限り、入力をＭＯＳレベル（Ｈｉｇｈ＝ＶＤ
Ｄレベル、Ｌｏｗ＝ＧＮＤレベル）とすることで、この
入力回路の初段での貫通電流は回避される。さらに、前
述したように、スタンドバイ電流チェックは、スクリー
ニングの際のテストにおいて行われるものであり、全信
号の入力レベルをＭＯＳ入力と限定することに何の支障
もなく、信号入力の論理のＨｉｇｈ／Ｌｏｗの選択も自
由にできる。
回路の初段で貫通電流を流し得るが、ＣＭＯＳゲートを
用いている限り、入力をＭＯＳレベル（Ｈｉｇｈ＝ＶＤ
Ｄレベル、Ｌｏｗ＝ＧＮＤレベル）とすることで、この
入力回路の初段での貫通電流は回避される。さらに、前
述したように、スタンドバイ電流チェックは、スクリー
ニングの際のテストにおいて行われるものであり、全信
号の入力レベルをＭＯＳ入力と限定することに何の支障
もなく、信号入力の論理のＨｉｇｈ／Ｌｏｗの選択も自
由にできる。
【００１０】また、図６（ｂ）のように、ＮＯＲ回路１
１１を用いている場合において、入力以外の信号（ここ
では、／ＣＥ）が内部動作信号であれば、この信号はＭ
ＯＳレベルであるために、この信号をＨｉｇｈとすれ
ば、外部入力信号ＩＮのレベル如何に拘らず、貫通電流
が回避される。なお、この場合、初段の出力信号の論理
は一方に固定（図６（ｂ）の場合、Ｈｉｇｈに固定）さ
れるために、論理の選択は不可能となる。
１１を用いている場合において、入力以外の信号（ここ
では、／ＣＥ）が内部動作信号であれば、この信号はＭ
ＯＳレベルであるために、この信号をＨｉｇｈとすれ
ば、外部入力信号ＩＮのレベル如何に拘らず、貫通電流
が回避される。なお、この場合、初段の出力信号の論理
は一方に固定（図６（ｂ）の場合、Ｈｉｇｈに固定）さ
れるために、論理の選択は不可能となる。
【００１１】しかし、ＣＭＯＳゲートを使用する上記Ｔ
ＴＬ・ＩＦでは、高速化に適さないという欠点があっ
た。すなわち、ＣＭＯＳゲートでは、Ｐ−ＭＯＳとＮ−
ＭＯＳのレシオ回路であるために、両トランジスタの特
性ばらつきにより論理敷居値がばらつくこととなり、さ
らにはＶＩＨ値とＶＩＮ値間の信号振幅も大きく確保す
ることが必要であるために、高速化に適さないのであ
る。
ＴＬ・ＩＦでは、高速化に適さないという欠点があっ
た。すなわち、ＣＭＯＳゲートでは、Ｐ−ＭＯＳとＮ−
ＭＯＳのレシオ回路であるために、両トランジスタの特
性ばらつきにより論理敷居値がばらつくこととなり、さ
らにはＶＩＨ値とＶＩＮ値間の信号振幅も大きく確保す
ることが必要であるために、高速化に適さないのであ
る。
【００１２】近年、信号の入出力の周波数が上がり、信
号受信の高速化が必要となるに伴い、上記の点から、Ｔ
ＴＬに代わるＩ／Ｆが用いられるようになってきてい
る。このようなＩ／Ｆとしては、例えばＨＳＴＬ・Ｉ／
Ｆのように、入力信号の論理を、入力信号レベルと参照
電位（ＶＲＥＦ）レベルとの高低で定めるようなＩ／Ｆ
が注目されている。
号受信の高速化が必要となるに伴い、上記の点から、Ｔ
ＴＬに代わるＩ／Ｆが用いられるようになってきてい
る。このようなＩ／Ｆとしては、例えばＨＳＴＬ・Ｉ／
Ｆのように、入力信号の論理を、入力信号レベルと参照
電位（ＶＲＥＦ）レベルとの高低で定めるようなＩ／Ｆ
が注目されている。
【００１３】この種のＩ／Ｆの場合は、入力回路の初段
において両レベルの増幅を行うために、ＴＴＬ・Ｉ／Ｆ
の場合のように入力回路の初段をＣＭＯＳゲートでは構
成できなくなり、図８に示すような差動増幅回路が必要
となる。
において両レベルの増幅を行うために、ＴＴＬ・Ｉ／Ｆ
の場合のように入力回路の初段をＣＭＯＳゲートでは構
成できなくなり、図８に示すような差動増幅回路が必要
となる。
【００１４】図８は、従来の半導体入力回路の回路図で
ある。
ある。
【００１５】この入力回路は、例えばＨＳＴＬ・Ｉ／Ｆ
として、図５に示したＣＭＯＳ型ＬＳＩメモリ９０のＩ
／Ｆ部９１−１，９１−２，‥‥に用いられるものであ
り、初段の差動増幅回路２００と後段のインバータ回路
２３０とで構成されている。
として、図５に示したＣＭＯＳ型ＬＳＩメモリ９０のＩ
／Ｆ部９１−１，９１−２，‥‥に用いられるものであ
り、初段の差動増幅回路２００と後段のインバータ回路
２３０とで構成されている。
【００１６】差動増幅回路２００は、Ｐ−ＭＯＳ２１
１，２１２，２１３と、Ｎ−ＭＯＳ２２１，２２２とで
構成され、外部入力信号ＩＮと参照電位ＶＲＥＦの電位
差の増幅を行い、その高低に応じて出力信号ＯＵＴのＨ
ｉｇｈ／Ｌｏｗを確定する回路である。ここで、入力電
位ＩＮをＰ−ＭＯＳ２１１のゲートに入力し、このＰ−
ＭＯＳ２１１をＮ−ＭＯＳ型カレントミラー回路と組み
合わせているのは、参照電位ＶＲＥＦレベルと電源ＶＤ
Ｄレベルの相対的なレベルの関係からであり、それらの
関係によってはＮＭＯＳゲート入力とＰＭＯＳ型カレン
トミラーの場合もあり得る。
１，２１２，２１３と、Ｎ−ＭＯＳ２２１，２２２とで
構成され、外部入力信号ＩＮと参照電位ＶＲＥＦの電位
差の増幅を行い、その高低に応じて出力信号ＯＵＴのＨ
ｉｇｈ／Ｌｏｗを確定する回路である。ここで、入力電
位ＩＮをＰ−ＭＯＳ２１１のゲートに入力し、このＰ−
ＭＯＳ２１１をＮ−ＭＯＳ型カレントミラー回路と組み
合わせているのは、参照電位ＶＲＥＦレベルと電源ＶＤ
Ｄレベルの相対的なレベルの関係からであり、それらの
関係によってはＮＭＯＳゲート入力とＰＭＯＳ型カレン
トミラーの場合もあり得る。
【００１７】また、差動増幅回路２００は、差動増幅作
用があるために、差動入力についての参照電位ＶＲＥＦ
レベル近辺での動作マージンさえ確保してさえおけば、
トランジスタ特性のばらつき（Ｖｔｈ、ｔｏｘ、ゲート
長などのプロセスばらつきや、温度、電源などの動作環
境差によるもの）に拘らず、参照電位ＶＲＥＦとのレベ
ル高低のみにより、論理が確定するために安定した動作
が得られ、かつ入力信号ＩＮの変化すべき振幅も小さく
することができるために高速動作に適す。
用があるために、差動入力についての参照電位ＶＲＥＦ
レベル近辺での動作マージンさえ確保してさえおけば、
トランジスタ特性のばらつき（Ｖｔｈ、ｔｏｘ、ゲート
長などのプロセスばらつきや、温度、電源などの動作環
境差によるもの）に拘らず、参照電位ＶＲＥＦとのレベ
ル高低のみにより、論理が確定するために安定した動作
が得られ、かつ入力信号ＩＮの変化すべき振幅も小さく
することができるために高速動作に適す。
【００１８】図９は、従来の他の半導体入力回路の回路
図である。
図である。
【００１９】この半導体入力回路は、図８に示した回路
において、差動増幅回路２００の電流ソースを入力信号
ＩＮのレベルにより制御するようにしたものである。こ
の回路によれば、入力信号ＩＮがＨｉｇｈレベルになっ
た時に、電流ソースが絞られて電流が減るために、図８
の回路に比べ平均の消費電流を小さく抑えることができ
る。
において、差動増幅回路２００の電流ソースを入力信号
ＩＮのレベルにより制御するようにしたものである。こ
の回路によれば、入力信号ＩＮがＨｉｇｈレベルになっ
た時に、電流ソースが絞られて電流が減るために、図８
の回路に比べ平均の消費電流を小さく抑えることができ
る。
【００２０】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体入力回路では、次のような問題点があった。
図８の回路での貫通電流を考える。貫通電流は、入力信
号ＩＮ側と参照電位ＶＲＥＦ側の両方を流れるため、単
純に入力をＭＯＳレベルに設定しただけでは、貫通電流
はなくならない。先に述べたように、スタンドバイ電流
チェックのために貫通電流を無くそうとすると、両電流
パスをカットすることが必要となる。そこで、入力信号
ＩＮと参照信号ＶＲＥＦの両者をＭＯＳレベルのＨｉｇ
ｈ入力にすると、両Ｐ−ＭＯＳ２１１，２１２がオフ状
態となり、確かに差動増幅回路２００の貫通電流は回避
される。
来の半導体入力回路では、次のような問題点があった。
図８の回路での貫通電流を考える。貫通電流は、入力信
号ＩＮ側と参照電位ＶＲＥＦ側の両方を流れるため、単
純に入力をＭＯＳレベルに設定しただけでは、貫通電流
はなくならない。先に述べたように、スタンドバイ電流
チェックのために貫通電流を無くそうとすると、両電流
パスをカットすることが必要となる。そこで、入力信号
ＩＮと参照信号ＶＲＥＦの両者をＭＯＳレベルのＨｉｇ
ｈ入力にすると、両Ｐ−ＭＯＳ２１１，２１２がオフ状
態となり、確かに差動増幅回路２００の貫通電流は回避
される。
【００２１】しかし、この場合、両Ｎ−ＭＯＳ２２１，
２２２のゲート入力であるノードＱ２が不定状態となり
得て、両Ｎ−ＭＯＳ２２１，２２２がオフとなったとき
は、差動増幅回路２００の出力ノードＱ１も不定状態と
なる。すると次段のインバータ回路２３０の入力レベル
が不定となるために、その入力が中間電位となり、ＣＭ
ＯＳインバータから成るインバータ回路２３０に貫通電
流を流す可能性がある。また、当然ながら、内部の論理
のＨｉｇｈ／Ｌｏｗは不確定となり、外部信号ＩＮで内
部のロジックを制御することも不可という問題を生ず
る。今、Ｐ−ＭＯＳ２１１，２１２をオフさせるのでは
なく、両Ｐ−ＭＯＳ２１１，２１２のソースと電源ＶＤ
Ｄの間にトランジスタを追加して、それをオフすること
で直流電流パスを無くすなどの構成を採っても、上記問
題は同様に発生する。
２２２のゲート入力であるノードＱ２が不定状態となり
得て、両Ｎ−ＭＯＳ２２１，２２２がオフとなったとき
は、差動増幅回路２００の出力ノードＱ１も不定状態と
なる。すると次段のインバータ回路２３０の入力レベル
が不定となるために、その入力が中間電位となり、ＣＭ
ＯＳインバータから成るインバータ回路２３０に貫通電
流を流す可能性がある。また、当然ながら、内部の論理
のＨｉｇｈ／Ｌｏｗは不確定となり、外部信号ＩＮで内
部のロジックを制御することも不可という問題を生ず
る。今、Ｐ−ＭＯＳ２１１，２１２をオフさせるのでは
なく、両Ｐ−ＭＯＳ２１１，２１２のソースと電源ＶＤ
Ｄの間にトランジスタを追加して、それをオフすること
で直流電流パスを無くすなどの構成を採っても、上記問
題は同様に発生する。
【００２２】一方、図９に示した回路において、入力信
号ＩＮをＭＯＳレベルのＨｉｇｈにした場合について
は、先に述べた、ＰＭＯＳ２１１，２１２のソースにト
ランジスタを追加することと同等となり、やはり図８に
示した回路と同じ問題が生ずる。つまり、ＭＯＳレベル
を入力することにより貫通電流を無くすことができな
い。さらに、簡易評価装置を用いる場合などで、装置の
信号駆動系の都合でＭＯＳレベルの入力しか行えない場
合は、ＭＯＳ入力でチップを制御することが必要となる
ことがある。しかし、図９の回路の場合では、Ｐ−ＭＯ
Ｓ２１３がオフしてしまうことから、もともとＭＯＳレ
ベルの入力による動作が不可能であり、このような要求
に応えられないという問題がある。
号ＩＮをＭＯＳレベルのＨｉｇｈにした場合について
は、先に述べた、ＰＭＯＳ２１１，２１２のソースにト
ランジスタを追加することと同等となり、やはり図８に
示した回路と同じ問題が生ずる。つまり、ＭＯＳレベル
を入力することにより貫通電流を無くすことができな
い。さらに、簡易評価装置を用いる場合などで、装置の
信号駆動系の都合でＭＯＳレベルの入力しか行えない場
合は、ＭＯＳ入力でチップを制御することが必要となる
ことがある。しかし、図９の回路の場合では、Ｐ−ＭＯ
Ｓ２１３がオフしてしまうことから、もともとＭＯＳレ
ベルの入力による動作が不可能であり、このような要求
に応えられないという問題がある。
【００２３】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、テストモード
において、外部入力信号の論理レベルを的確に内部に反
映させつつ、貫通電流を無くすことができる半導体入力
回路、及びこの半導体入力回路を搭載した半導体記憶装
置を提供することである。
するためになされたもので、その目的は、テストモード
において、外部入力信号の論理レベルを的確に内部に反
映させつつ、貫通電流を無くすことができる半導体入力
回路、及びこの半導体入力回路を搭載した半導体記憶装
置を提供することである。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明に係る半導体入力回路の特徴
は、外部入力信号と参照電位信号がそれぞれのゲートに
入力され且つソースを共通とする第１導電型の第１と第
２のＭＯＳトランジスタと、各々のドレインが前記第１
と第２のＭＯＳトランジスタのドレインにそれぞれ接続
された第２導電型の２つのＭＯＳトランジスタからなる
カレントミラー回路とを有する差動増幅回路を備え、前
記カレントミラー回路は、前記２つのＭＯＳトランジス
タのゲートがゲートノードで共通接続されると共に、該
ゲートノードに前記第２のＭＯＳトランジスタのドレイ
ンが接続された構成であり、前記外部入力信号が印加さ
れる外部入力ノードと前記カレントミラー回路の前記ゲ
ートノードとの間に、テスト用制御信号でオン／オフ制
御されるトランスファーゲートを接続したことにある。
に、請求項１記載の発明に係る半導体入力回路の特徴
は、外部入力信号と参照電位信号がそれぞれのゲートに
入力され且つソースを共通とする第１導電型の第１と第
２のＭＯＳトランジスタと、各々のドレインが前記第１
と第２のＭＯＳトランジスタのドレインにそれぞれ接続
された第２導電型の２つのＭＯＳトランジスタからなる
カレントミラー回路とを有する差動増幅回路を備え、前
記カレントミラー回路は、前記２つのＭＯＳトランジス
タのゲートがゲートノードで共通接続されると共に、該
ゲートノードに前記第２のＭＯＳトランジスタのドレイ
ンが接続された構成であり、前記外部入力信号が印加さ
れる外部入力ノードと前記カレントミラー回路の前記ゲ
ートノードとの間に、テスト用制御信号でオン／オフ制
御されるトランスファーゲートを接続したことにある。
【００２５】請求項２記載の発明に係る半導体入力回路
の特徴は、外部入力信号と参照電位信号がそれぞれのゲ
ートに入力され、且つソースを共通とする第１導電型の
第１と第２のＭＯＳトランジスタと、前記第１及び第２
のＭＯＳトランジスタの共通ソースと電源との間に接続
され、ゲートに前記外部入力信号が入力される第１導電
型の第３のＭＯＳトランジスタと、各々のドレインが前
記第１と第２のＭＯＳトランジスタのドレインに接続さ
れた第２導電型の２つのＭＯＳトランジスタで構成され
るカレントミラー回路とを有する差動増幅回路を備え、
前記カレントミラー回路は、前記２つのＭＯＳトランジ
スタのゲートがゲートノードで共通接続されると共に、
該ゲートノードに前記第２のＭＯＳトランジスタのドレ
インが接続された構成であり、前記外部入力信号が印加
される外部入力ノードと前記カレントミラー回路の前記
ゲートノードとの間に、テスト用制御信号でオン／オフ
制御されるトランスファーゲートを接続したことにあ
る。
の特徴は、外部入力信号と参照電位信号がそれぞれのゲ
ートに入力され、且つソースを共通とする第１導電型の
第１と第２のＭＯＳトランジスタと、前記第１及び第２
のＭＯＳトランジスタの共通ソースと電源との間に接続
され、ゲートに前記外部入力信号が入力される第１導電
型の第３のＭＯＳトランジスタと、各々のドレインが前
記第１と第２のＭＯＳトランジスタのドレインに接続さ
れた第２導電型の２つのＭＯＳトランジスタで構成され
るカレントミラー回路とを有する差動増幅回路を備え、
前記カレントミラー回路は、前記２つのＭＯＳトランジ
スタのゲートがゲートノードで共通接続されると共に、
該ゲートノードに前記第２のＭＯＳトランジスタのドレ
インが接続された構成であり、前記外部入力信号が印加
される外部入力ノードと前記カレントミラー回路の前記
ゲートノードとの間に、テスト用制御信号でオン／オフ
制御されるトランスファーゲートを接続したことにあ
る。
【００２６】請求項３記載の発明に係る半導体入力回路
の特徴は、上記請求項１又は請求項２記載の半導体入力
回路において、前記トランスファーゲートは、第２導電
型のＭＯＳトランジスタで構成したことにある。
の特徴は、上記請求項１又は請求項２記載の半導体入力
回路において、前記トランスファーゲートは、第２導電
型のＭＯＳトランジスタで構成したことにある。
【００２７】請求項４記載の発明に係る半導体入力回路
の特徴は、上記請求項１又は請求項２記載の半導体入力
回路において、前記トランスファーゲートは、第１導電
型と第２導電型のＭＯＳトランジスタのペアで構成し、
前記テスト用制御信号は、相補の信号としたことにあ
る。
の特徴は、上記請求項１又は請求項２記載の半導体入力
回路において、前記トランスファーゲートは、第１導電
型と第２導電型のＭＯＳトランジスタのペアで構成し、
前記テスト用制御信号は、相補の信号としたことにあ
る。
【００２８】請求項５記載の発明に係る半導体記憶装置
の特徴は、上記請求項１乃至請求項４記載の半導体入力
回路を備えたことにある。
の特徴は、上記請求項１乃至請求項４記載の半導体入力
回路を備えたことにある。
【００２９】
【発明の実施の形態】以下、本発明に係わる半導体入力
回路の実施形態について説明する。
回路の実施形態について説明する。
【００３０】［第１実施形態］図１は、本発明の第１実
施形態に係る半導体入力回路の回路図である。
施形態に係る半導体入力回路の回路図である。
【００３１】この半導体入力回路は、例えばＨＳＴＬ・
Ｉ／Ｆとして、図５に示したＣＭＯＳ型ＬＳＩメモリ９
０のＩ／Ｆ部９１−１，９１−２‥‥に用いられるもの
であり、前述した図８の従来回路において、入力信号Ｉ
Ｎが入力される入力ノードとカレントミラー回路のゲー
トノードとの間に、テスト用の制御信号でオン／オフ制
御されるトランスファゲートを接続した構成となってい
る。
Ｉ／Ｆとして、図５に示したＣＭＯＳ型ＬＳＩメモリ９
０のＩ／Ｆ部９１−１，９１−２‥‥に用いられるもの
であり、前述した図８の従来回路において、入力信号Ｉ
Ｎが入力される入力ノードとカレントミラー回路のゲー
トノードとの間に、テスト用の制御信号でオン／オフ制
御されるトランスファゲートを接続した構成となってい
る。
【００３２】具体的に説明すると、この半導体入力回路
は、初段の差動増幅回路１０と次段のインバータ回路４
０とから構成されている。差動増幅回路１０は、外部入
力信号ＩＮと参照電位信号ＶＲＥＦがそれぞれのゲート
に入力されるＰ−ＭＯＳ１１，１２を有し、その共通ソ
ースノードＮ１と電源ＶＤＤとの間には、ゲートがグラ
ンドＧＮＤに固定されたＰ−ＭＯＳ１３が接続されてい
る。
は、初段の差動増幅回路１０と次段のインバータ回路４
０とから構成されている。差動増幅回路１０は、外部入
力信号ＩＮと参照電位信号ＶＲＥＦがそれぞれのゲート
に入力されるＰ−ＭＯＳ１１，１２を有し、その共通ソ
ースノードＮ１と電源ＶＤＤとの間には、ゲートがグラ
ンドＧＮＤに固定されたＰ−ＭＯＳ１３が接続されてい
る。
【００３３】そして、Ｐ−ＭＯＳ１１のドレインがＮ−
ＭＯＳ２１のドレインに接続され、Ｐ−ＭＯＳ１２のド
レインがＮ−ＭＯＳ２２のドレインに接続され、これら
Ｎ−ＭＯＳ２１，２２のソースがグランドＧＮＤに接続
されている。さらに、Ｎ−ＭＯＳ２２のドレインとＮ−
ＭＯＳ２１，２２の共通ゲートノードＮ２とが接続さ
れ、２つのＮ−ＭＯＳ２１，２２からなるカレントミラ
ー回路が構成されている。
ＭＯＳ２１のドレインに接続され、Ｐ−ＭＯＳ１２のド
レインがＮ−ＭＯＳ２２のドレインに接続され、これら
Ｎ−ＭＯＳ２１，２２のソースがグランドＧＮＤに接続
されている。さらに、Ｎ−ＭＯＳ２２のドレインとＮ−
ＭＯＳ２１，２２の共通ゲートノードＮ２とが接続さ
れ、２つのＮ−ＭＯＳ２１，２２からなるカレントミラ
ー回路が構成されている。
【００３４】また、前記共通ゲートノードＮ２と入力信
号ＩＮが入力される入力ノードＮｉｎとの間には、本発
明の特徴を成す、Ｎ−ＭＯＳから成るトランスファゲー
ト３０が接続され、このＮ−ＭＯＳ３０のゲートにはＭ
ＯＳレベルのテスト用制御信号ＴＳＴが供給される。そ
して、Ｐ−ＭＯＳ１１とＮ−ＭＯＳ２１の共通ドレイン
である出力ノードＮ３が次段のインバータ回路４０に接
続され、インバータ回路４０から出力信号ＯＵＴが出力
されるようになっている。
号ＩＮが入力される入力ノードＮｉｎとの間には、本発
明の特徴を成す、Ｎ−ＭＯＳから成るトランスファゲー
ト３０が接続され、このＮ−ＭＯＳ３０のゲートにはＭ
ＯＳレベルのテスト用制御信号ＴＳＴが供給される。そ
して、Ｐ−ＭＯＳ１１とＮ−ＭＯＳ２１の共通ドレイン
である出力ノードＮ３が次段のインバータ回路４０に接
続され、インバータ回路４０から出力信号ＯＵＴが出力
されるようになっている。
【００３５】次に、本実施形態の動作（Ａ），（Ｂ）を
説明する。
説明する。
【００３６】（Ａ）通常時の動作
テスト用制御信号ＴＳＴがＬｏｗレベルとなる通常の動
作状態においては、Ｎ−ＭＯＳ３０はオフ状態であり、
差動増幅回路１０の動作に関与しない。また、カレント
ミラー回路の共通ゲートノードＮ２と入力ノードＮｉｎ
には、Ｎ−ＭＯＳ３０のドレイン・ソースの寄生容量が
付加されることとなる。しかし、このテスト用制御信号
ＴＳＴのＭＯＳ入力は、テストモードを設定するもので
あり、動作スピードが問われないことから、Ｎ−ＭＯＳ
３０は電流駆動力が小さくても構わない。そのため、Ｎ
−ＭＯＳ３０のトランジスタサイズを最小限にすること
で、その寄生効果を最小限に抑えることができる。した
がって、実質的に図８の回路と同等の動作、性能とな
る。
作状態においては、Ｎ−ＭＯＳ３０はオフ状態であり、
差動増幅回路１０の動作に関与しない。また、カレント
ミラー回路の共通ゲートノードＮ２と入力ノードＮｉｎ
には、Ｎ−ＭＯＳ３０のドレイン・ソースの寄生容量が
付加されることとなる。しかし、このテスト用制御信号
ＴＳＴのＭＯＳ入力は、テストモードを設定するもので
あり、動作スピードが問われないことから、Ｎ−ＭＯＳ
３０は電流駆動力が小さくても構わない。そのため、Ｎ
−ＭＯＳ３０のトランジスタサイズを最小限にすること
で、その寄生効果を最小限に抑えることができる。した
がって、実質的に図８の回路と同等の動作、性能とな
る。
【００３７】（Ｂ）テストモード時の動作
今、専用パッドやコマンド入力などを用いることで、テ
ストモードの設定ができることを前提とする。テストモ
ードにおいては、テスト用制御信号ＴＳＴがＨｉｇｈと
なり、さらに参照電位信号ＶＲＥＦの外部入力をＶＤＤ
レベルに設定する。参照電位信号ＶＲＥＦがＶＤＤレベ
ルとなることで、Ｐ−ＭＯＳ１２がオフとなり、参照電
位側の貫通電流はカットされることとなる。
ストモードの設定ができることを前提とする。テストモ
ードにおいては、テスト用制御信号ＴＳＴがＨｉｇｈと
なり、さらに参照電位信号ＶＲＥＦの外部入力をＶＤＤ
レベルに設定する。参照電位信号ＶＲＥＦがＶＤＤレベ
ルとなることで、Ｐ−ＭＯＳ１２がオフとなり、参照電
位側の貫通電流はカットされることとなる。
【００３８】一方、Ｐ−ＭＯＳ１１及びＮ−ＭＯＳ２１
を介した入力側の電流パスについては、次のようにな
る。今、テスト用制御信号ＴＳＴがＨｉｇｈであると、
入力ノードＮｉｎとノードＮ２がＮ−ＭＯＳ３０のトラ
ンスファーゲートで接続されることとなる。これは、入
力を入力ノードＩＮとし出力をノードＮ３とした、Ｐ−
ＭＯＳ１１とＮ−ＭＯＳ２１で構成されたＣＭＯＳイン
バータ回路と見做すことができる。よって、ＴＴＬ・Ｉ
／Ｆの場合と同様に入力信号ＩＮをＭＯＳレベルで入力
することで、論理を反映しつつ、貫通電流を無くすこと
が可能となる。
を介した入力側の電流パスについては、次のようにな
る。今、テスト用制御信号ＴＳＴがＨｉｇｈであると、
入力ノードＮｉｎとノードＮ２がＮ−ＭＯＳ３０のトラ
ンスファーゲートで接続されることとなる。これは、入
力を入力ノードＩＮとし出力をノードＮ３とした、Ｐ−
ＭＯＳ１１とＮ−ＭＯＳ２１で構成されたＣＭＯＳイン
バータ回路と見做すことができる。よって、ＴＴＬ・Ｉ
／Ｆの場合と同様に入力信号ＩＮをＭＯＳレベルで入力
することで、論理を反映しつつ、貫通電流を無くすこと
が可能となる。
【００３９】ここで、図中の３０がＮ−ＭＯＳのみのト
ランスファーゲートであるために、Ｈｉｇｈ側の信号入
力ＩＮに対しては、Ｎ−ＭＯＳの敷居値電圧Ｖｔｈ落ち
した（ＶＤＤ−Ｖｔｈ）レベルの信号しか伝わらない。
しかし、テストモードにおいては、動作スピードは問わ
れないので、Ｎ−ＭＯＳ２１をオンさせるに十分なレベ
ル（ＶＤＤ−Ｖｔｈ＞Ｖｔｈ）であれば、Ｖｔｈ落ちは
問題とならない。また、Ｐ−ＭＯＳ１１には入力信号Ｉ
Ｎが直接入力されるので、ＭＯＳレベルのＨｉｇｈ入力
ＩＮによってＰ−ＭＯＳ１１がオフする結果、Ｐ−ＭＯ
Ｓ１１とＮ−ＭＯＳ２１を介する入力側の電流パスの貫
通電流はカットされる。
ランスファーゲートであるために、Ｈｉｇｈ側の信号入
力ＩＮに対しては、Ｎ−ＭＯＳの敷居値電圧Ｖｔｈ落ち
した（ＶＤＤ−Ｖｔｈ）レベルの信号しか伝わらない。
しかし、テストモードにおいては、動作スピードは問わ
れないので、Ｎ−ＭＯＳ２１をオンさせるに十分なレベ
ル（ＶＤＤ−Ｖｔｈ＞Ｖｔｈ）であれば、Ｖｔｈ落ちは
問題とならない。また、Ｐ−ＭＯＳ１１には入力信号Ｉ
Ｎが直接入力されるので、ＭＯＳレベルのＨｉｇｈ入力
ＩＮによってＰ−ＭＯＳ１１がオフする結果、Ｐ−ＭＯ
Ｓ１１とＮ−ＭＯＳ２１を介する入力側の電流パスの貫
通電流はカットされる。
【００４０】入力信号ＩＮがＬｏｗ入力の場合は、ＧＮ
ＤレベルのＬｏｗ入力ではＮ−ＭＯＳ３０を介しても的
確にＧＮＤレベルとして伝わるので、Ｎ−ＭＯＳ２１は
オフとなり、この場合も、入力側の電流パスの貫通電流
が回避される。
ＤレベルのＬｏｗ入力ではＮ−ＭＯＳ３０を介しても的
確にＧＮＤレベルとして伝わるので、Ｎ−ＭＯＳ２１は
オフとなり、この場合も、入力側の電流パスの貫通電流
が回避される。
【００４１】このように、本実施形態では、テストモー
ドでＮ−ＭＯＳ３０をオンさせた上で、参照電位の外部
入力をＶＤＤとすることによって、入力信号ＩＮの論理
レベルを的確に内部に反映させつつ、貫通電流を無くす
ことができる。すなわち、テストモードにおいて、ＭＯ
Ｓレベルの論理入力を可能とし、かつ貫通電流による電
流消費を回避することができる。また、Ｎ−ＭＯＳ３０
は、微少なトランジスタの追加であるために、初段部分
の差動増幅回路１０の通常動作に影響を与えることがな
い上、面積増加も無視することができる。
ドでＮ−ＭＯＳ３０をオンさせた上で、参照電位の外部
入力をＶＤＤとすることによって、入力信号ＩＮの論理
レベルを的確に内部に反映させつつ、貫通電流を無くす
ことができる。すなわち、テストモードにおいて、ＭＯ
Ｓレベルの論理入力を可能とし、かつ貫通電流による電
流消費を回避することができる。また、Ｎ−ＭＯＳ３０
は、微少なトランジスタの追加であるために、初段部分
の差動増幅回路１０の通常動作に影響を与えることがな
い上、面積増加も無視することができる。
【００４２】［第２実施形態］図２は、本発明の第２実
施形態に係る半導体入力回路の回路図であり、図１と共
通の要素には同一の符号を付し、その説明を省略する。
施形態に係る半導体入力回路の回路図であり、図１と共
通の要素には同一の符号を付し、その説明を省略する。
【００４３】この回路の場合も、従来回路に対して付加
している部分は、図１に示す回路と全く同じである。す
なわち、前述した図９の従来回路において、入力信号Ｉ
Ｎが入力される入力ノードとカレントミラー回路のゲー
トノードとの間に、テスト用の制御信号でオン／オフ制
御されるトランスファゲートを接続した構成となってい
る。
している部分は、図１に示す回路と全く同じである。す
なわち、前述した図９の従来回路において、入力信号Ｉ
Ｎが入力される入力ノードとカレントミラー回路のゲー
トノードとの間に、テスト用の制御信号でオン／オフ制
御されるトランスファゲートを接続した構成となってい
る。
【００４４】先に説明したように、図９に示した従来回
路では、ＭＯＳレベルのＨｉｇｈ信号ＩＮの入力時に
は、Ｐ−ＭＯＳ２１３（図２のＰ−ＭＯＳ１３に相当）
がオフしてしまい、ＭＯＳ入力による動作が不可能であ
るという問題があった。これに対して、本実施形態のテ
ストモードにおいては、参照電位ＶＲＥＦによりＰ−Ｍ
ＯＳ１２側はもともとオフさせており、Ｐ−ＭＯＳ１３
とＰ−ＭＯＳ１１が直列接続されたＰ−ＭＯＳと、Ｎ−
ＭＯＳ２１とで構成されるＣＭＯＳインバータとなるこ
とから、動作上問題は無く、第１実施形態と全く同様の
効果が得られる。
路では、ＭＯＳレベルのＨｉｇｈ信号ＩＮの入力時に
は、Ｐ−ＭＯＳ２１３（図２のＰ−ＭＯＳ１３に相当）
がオフしてしまい、ＭＯＳ入力による動作が不可能であ
るという問題があった。これに対して、本実施形態のテ
ストモードにおいては、参照電位ＶＲＥＦによりＰ−Ｍ
ＯＳ１２側はもともとオフさせており、Ｐ−ＭＯＳ１３
とＰ−ＭＯＳ１１が直列接続されたＰ−ＭＯＳと、Ｎ−
ＭＯＳ２１とで構成されるＣＭＯＳインバータとなるこ
とから、動作上問題は無く、第１実施形態と全く同様の
効果が得られる。
【００４５】なお、上記第１及び第２実施形態では、Ｎ
−ＭＯＳのみでトランスファーゲート３０を構成した
が、これは、テストモードにおいては、入力信号ＩＮに
よる動作スピードが問われないためである。しかし、テ
ストモードにおいても、動作スピードを確保したい場合
は、トランスファーゲート３０をＰ−ＭＯＳとＮ−ＭＯ
Ｓのペアとして、相補のテスト信号ＴＳＴで制御するよ
うにしてもよい。
−ＭＯＳのみでトランスファーゲート３０を構成した
が、これは、テストモードにおいては、入力信号ＩＮに
よる動作スピードが問われないためである。しかし、テ
ストモードにおいても、動作スピードを確保したい場合
は、トランスファーゲート３０をＰ−ＭＯＳとＮ−ＭＯ
Ｓのペアとして、相補のテスト信号ＴＳＴで制御するよ
うにしてもよい。
【００４６】［第３実施形態］上記第１及び第２実施形
態では、ＮＭＯＳカレントミラー型差動増幅回路の例で
説明したが、本実施形態のようにＰＭＯＳカレントミラ
ー型差動増幅回路で構成することも可能である。
態では、ＮＭＯＳカレントミラー型差動増幅回路の例で
説明したが、本実施形態のようにＰＭＯＳカレントミラ
ー型差動増幅回路で構成することも可能である。
【００４７】図３は、本発明の第３実施形態に係る半導
体入力回路の回路図である。
体入力回路の回路図である。
【００４８】本実施形態の回路は、図１に示した回路に
おいて、電源ＶＤＤをグランドＧＮＤに、かつグランド
ＧＮＤを電源ＶＤＤにそれぞれ置き換えた上で、全ての
ＭＯＳトランジスタの極性を反対にすることで構成され
る。すなわち、図３に示すＮ−ＭＯＳ５１，５２，５３
は、それぞれ図１のＰ−ＭＯＳ１１，１２，１３に相当
し、図３に示すＰ−ＭＯＳ６１，６２は、それぞれ図１
のＮ−ＭＯＳ２１，２２に相当する。そして、本発明の
特徴を成すトランスファゲートとして、図１に示すＮ−
ＭＯＳ３０をＰ−ＭＯＳ７０に置き換え、加えてテスト
モードでＬｏｗとなるテスト用制御信号／ＴＳＴで、Ｐ
−ＭＯＳ７０のゲートを制御するようにしている。
おいて、電源ＶＤＤをグランドＧＮＤに、かつグランド
ＧＮＤを電源ＶＤＤにそれぞれ置き換えた上で、全ての
ＭＯＳトランジスタの極性を反対にすることで構成され
る。すなわち、図３に示すＮ−ＭＯＳ５１，５２，５３
は、それぞれ図１のＰ−ＭＯＳ１１，１２，１３に相当
し、図３に示すＰ−ＭＯＳ６１，６２は、それぞれ図１
のＮ−ＭＯＳ２１，２２に相当する。そして、本発明の
特徴を成すトランスファゲートとして、図１に示すＮ−
ＭＯＳ３０をＰ−ＭＯＳ７０に置き換え、加えてテスト
モードでＬｏｗとなるテスト用制御信号／ＴＳＴで、Ｐ
−ＭＯＳ７０のゲートを制御するようにしている。
【００４９】このような構成においても第１実施形態と
同様の作用効果を得ることができる。
同様の作用効果を得ることができる。
【００５０】［第４実施形態］本実施形態は、図２に示
した回路において、ＮＭＯＳカレントミラー型差動増幅
回路を、ＰＭＯＳカレントミラー型差動増幅回路に置き
換えたものである。
した回路において、ＮＭＯＳカレントミラー型差動増幅
回路を、ＰＭＯＳカレントミラー型差動増幅回路に置き
換えたものである。
【００５１】図４は、本発明の第４実施形態に係る半導
体入力回路の回路図であり、図２に共通の要素には同一
の符号を付し、その説明を省略する。
体入力回路の回路図であり、図２に共通の要素には同一
の符号を付し、その説明を省略する。
【００５２】本実施形態の回路は、図２に示した回路に
おいて、電源ＶＤＤをグランドＧＮＤに、かつグランド
ＧＮＤを電源ＶＤＤにそれぞけれ置き換えた上で、全て
のＭＯＳトラジスタの極性を反対にすることで構成され
る。そして、本発明の特徴を成すトランスファゲートと
して、図３に示す例と同様にＰ−ＭＯＳ７０で構成し、
テストモードでＬｏｗとなるテスト用制御信号／ＴＳＴ
で、Ｐ−ＭＯＳ７０のゲートを制御するようにしてい
る。
おいて、電源ＶＤＤをグランドＧＮＤに、かつグランド
ＧＮＤを電源ＶＤＤにそれぞけれ置き換えた上で、全て
のＭＯＳトラジスタの極性を反対にすることで構成され
る。そして、本発明の特徴を成すトランスファゲートと
して、図３に示す例と同様にＰ−ＭＯＳ７０で構成し、
テストモードでＬｏｗとなるテスト用制御信号／ＴＳＴ
で、Ｐ−ＭＯＳ７０のゲートを制御するようにしてい
る。
【００５３】このような構成においても第２実施形態と
同様の作用効果を得ることができる。
同様の作用効果を得ることができる。
【００５４】
【発明の効果】以上詳細に説明したように、請求項１記
載の発明に係る半導体入力回路によれば、例えばスクリ
ーニングにおけるスタンドバイ電流チェックなどのテス
トモードにおいて、ＭＯＳレベルの論理入力を可能とし
て、外部入力信号の論理レベルを的確に内部に反映させ
つつ、スタントバイ電流チェックの障害となるオフセッ
ト分の貫通電流を無くすことができる。これにより、テ
スト精度を向上させることが可能となる。
載の発明に係る半導体入力回路によれば、例えばスクリ
ーニングにおけるスタンドバイ電流チェックなどのテス
トモードにおいて、ＭＯＳレベルの論理入力を可能とし
て、外部入力信号の論理レベルを的確に内部に反映させ
つつ、スタントバイ電流チェックの障害となるオフセッ
ト分の貫通電流を無くすことができる。これにより、テ
スト精度を向上させることが可能となる。
【００５５】請求項２記載の発明に係る半導体入力回路
によれば、ＭＯＳ入力による動作にも問題は無く、上記
請求項１記載の発明と同等の効果を得ることができる。
によれば、ＭＯＳ入力による動作にも問題は無く、上記
請求項１記載の発明と同等の効果を得ることができる。
【図１】本発明の第１実施形態に係る半導体入力回路の
回路図である。
回路図である。
【図２】本発明の第２実施形態に係る半導体入力回路の
回路図である。
回路図である。
【図３】本発明の第３実施形態に係る半導体入力回路の
回路図である。
回路図である。
【図４】本発明の第４実施形態に係る半導体入力回路の
回路図である。
回路図である。
【図５】従来のＣＭＯＳ型ＬＳＩメモリのＩ／Ｆ部を示
すブロック図である。
すブロック図である。
【図６】ＴＴＬ・Ｉ／Ｆにおける入力回路を示す回路図
である。
である。
【図７】図６に示した入力回路の初段部の回路図であ
る。
る。
【図８】従来の半導体入力回路の回路図である。
【図９】従来の他の半導体入力回路の回路図である。
１０ 差動増幅回路
１１ 第１のＭＯＳトランジスタ
１２ 第２のＭＯＳトランジスタ
１３ 第３のＭＯＳトランジスタ
２１，２２ カレントミラー回路のＭＯＳトランジスタ
３０ トランスファーゲート
４０ インバータ回路
Ｎ１ 第１と第２のＭＯＳトランジスタ共通ソースノー
ド Ｎ２ カレントミラー回路のゲートノード Ｎ３ 出力ノード ＩＮ 外部入力信号 ＶＲＥＦ 参照電位信号 ＴＳＴ テスト用制御信号
ド Ｎ２ カレントミラー回路のゲートノード Ｎ３ 出力ノード ＩＮ 外部入力信号 ＶＲＥＦ 参照電位信号 ＴＳＴ テスト用制御信号
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (5)
- 【請求項１】 外部入力信号と参照電位信号がそれぞれ
のゲートに入力され且つソースを共通とする第１導電型
の第１と第２のＭＯＳトランジスタと、各々のドレイン
が前記第１と第２のＭＯＳトランジスタのドレインにそ
れぞれ接続された第２導電型の２つのＭＯＳトランジス
タからなるカレントミラー回路とを有する差動増幅回路
を備え、 前記カレントミラー回路は、前記２つのＭＯＳトランジ
スタのゲートがゲートノードで共通接続されると共に、
該ゲートノードに前記第２のＭＯＳトランジスタのドレ
インが接続された構成であり、 前記外部入力信号が印加される外部入力ノードと前記カ
レントミラー回路の前記ゲートノードとの間に、テスト
用制御信号でオン／オフ制御されるトランスファーゲー
トを接続したことを特徴とする半導体入力回路。 - 【請求項２】 外部入力信号と参照電位信号がそれぞれ
のゲートに入力され、且つソースを共通とする第１導電
型の第１と第２のＭＯＳトランジスタと、前記第１及び
第２のＭＯＳトランジスタの共通ソースと電源との間に
接続され、ゲートに前記外部入力信号が入力される第１
導電型の第３のＭＯＳトランジスタと、各々のドレイン
が前記第１と第２のＭＯＳトランジスタのドレインに接
続された第２導電型の２つのＭＯＳトランジスタで構成
されるカレントミラー回路とを有する差動増幅回路を備
え、 前記カレントミラー回路は、前記２つのＭＯＳトランジ
スタのゲートがゲートノードで共通接続されると共に、
該ゲートノードに前記第２のＭＯＳトランジスタのドレ
インが接続された構成であり、 前記外部入力信号が印加される外部入力ノードと前記カ
レントミラー回路の前記ゲートノードとの間に、テスト
用制御信号でオン／オフ制御されるトランスファーゲー
トを接続したことを特徴とする半導体入力回路。 - 【請求項３】 前記トランスファーゲートは、第２導電
型のＭＯＳトランジスタで構成したことを特徴とする請
求項１又は請求項２記載の半導体入力回路。 - 【請求項４】 前記トランスファーゲートは、第１導電
型と第２導電型のＭＯＳトランジスタのペアで構成し、
前記テスト用制御信号は、相補の信号としたことを特徴
とする請求項１又は請求項２記載の半導体入力回路。 - 【請求項５】 請求項１乃至請求項４記載の半導体入力
回路を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27218698A JP3373795B2 (ja) | 1998-09-25 | 1998-09-25 | 半導体入力回路及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27218698A JP3373795B2 (ja) | 1998-09-25 | 1998-09-25 | 半導体入力回路及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101414A JP2000101414A (ja) | 2000-04-07 |
| JP3373795B2 true JP3373795B2 (ja) | 2003-02-04 |
Family
ID=17510294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27218698A Expired - Fee Related JP3373795B2 (ja) | 1998-09-25 | 1998-09-25 | 半導体入力回路及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3373795B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4221426B2 (ja) | 2006-08-16 | 2009-02-12 | エルピーダメモリ株式会社 | 入出力回路 |
-
1998
- 1998-09-25 JP JP27218698A patent/JP3373795B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000101414A (ja) | 2000-04-07 |
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Legal Events
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