CN1298038C - 半导体装置 - Google Patents
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Abstract
提供了一种能够测试安装在内插器上的各个IC芯片的半导体装置。在具有其上安装了第一IC芯片和第二IC芯片的内插器的半导体装置中,通过输入布线和输出布线将所述第一IC芯片和所述第二IC芯片分别连接到所述内插器的外部,并且将充当开关的晶体管元件串联插入到所述第一IC芯片与所述第二IC芯片之间连接的布线中。
Description
技术领域
本发明涉及半导体装置,尤其涉及一种其中在衬底上放置多个IC芯片并且所述多个IC芯片通过布线互相连接的半导体装置。
背景技术
在现有技术中,作为对其中安装了多个IC芯片的内插器的检查的一部分,采用一种通过测量所述内插器中的电流流动来测试所述内插器是否满足所需条件的方法。(例如,请参考日本专利申请公开号No.Hei 7-49366,第2页到第3页,图1)。具体地,以下列方式来测量图3所示的内插器103。内插器103包括通过内部布线用Pin11、Pin12、Pin13、...、Pin1n连接到内插器103外部的IC芯片(1)101以及用Pin21、Pin22、Pin23、...、Pin2m连接到内插器103外部以及连接到IC芯片(1)的IC芯片(2)102。通过将信号输入到Pin11、Pin12、Pin13、...、Pin1n并且测量从Pin21、Pin22、Pin23、...、Pin2m输出的信号来执行对内插器103的测试。
发明内容
在现有技术中,提供这样的内插器的主要目的是连接位于其中的IC芯片之间的布线。因此,内插器的贡献不在于判断放置其中的IC芯片是否满足所需的条件。另外,一般在IC芯片侧面而不是内插器侧面存储诸如BIST(内置自我测试)的测试电路,该测试电路已长时间地被用来测试集成电路等。换句话说,在现有技术的内插器测试中,尽管可以测试整个内插器,仍难以判断安装在内插器上的各个IC芯片是否满足所需的条件。
期望提供一种能够测试安装在衬底上的各个IC芯片的半导体装置。本发明是鉴于上述目的而提出的。
根据本发明的实施例,提供一种半导体装置。所述半导体装置包括:通过布线互相连接并且位于衬底上的多个IC芯片,其中所述每个IC芯片通过输入布线和输出布线而连接到所述衬底的外部,以及对于所述每个IC芯片充当操作检验开关的晶体管元件串联插入到所述IC芯片之间连接的所述布线中,各个晶体管元件的栅极连接在一起,每个晶体管元件的另两个极分别位于连接所述IC芯片之间的布线上。
在所述半导体装置中,由于每个IC芯片通过输入布线和输出布线而连接到所述衬底的外部,因此可以将信号从衬底的外部输入到各个IC芯片,并且可以将从各个IC芯片输出的信号取出到衬底的外部。而且,由于将对于每个IC芯片充当操作检验开关的晶体管元件串联插入到IC芯片之间的布线连接中,因此对于所述IC芯片能够在正常操作模式与操作检验模式之间切换。
如上所述,根据本发明的半导体,能够实现对于安装在衬底上的各个IC芯片的测试。
附图说明
图1示出了一个应用了本发明的半导体装置的示例的电路图;
图2示出了栅极电位VG和漏极电流ID之间的关系示意图;以及
图3示出了现有技术的半导体装置的电路图。
具体实施方式
图1示出了一个应用了本发明的半导体装置的示例的电路图。图中所示的由硅制成的内插器1包括IC芯片(1)2以及通过该内插器1内部的内部布线连接到IC芯片(1)2的IC芯片(2)3。Pin11、Pin12、Pin13、...、Pin1n被形成为内插器1的输入端,Pin21、Pin22、Pin23、...、Pin2m被形成为内插器的输出端。
将耗尽型FET(M1、M2、...、Ml)的MOS晶体管串联插入到每个布线,所述布线将内插器内部的IC芯片(1)连接到IC芯片(2)。每个MOS晶体管的栅电极耦合并且连接到外端IN以及连接到开状态电阻自动补偿电路4。MOS晶体管通过控制外端IN的电压电平来充当开关元件。而且,MOS晶体管通过调整在开状态的每个MOS晶体管的电阻值也起到正常操作期间阻尼电阻的作用。外端IN经由电阻RG接地,并且当没有来自外端IN的输入时被配置为保持地电平。
连接内插器内部的IC芯片(1)和IC芯片(2)的每个布线经由电阻(R1、R2、...、Rl)也连接到外端(O1、O2、...、Ol)。而且,在地与连接内插器内部的IC芯片(1)和IC芯片(2)的每个布线之间形成端电阻(Q1、Q2、...、Ql)。
如果在IC芯片的操作检验时刻MOS晶体管通过控制外部端IN的电压电平来充当开关元件,则用于这种情况的MOS晶体管是足够的,因此用作这种情况下的MOS晶体管不必总是耗尽型FET的MOS晶体管。然而,从显示图2中栅极电位VG与漏极电流ID之间关系的VG-ID特性来看,当栅极电压为VG=0V时,在图中用符号“a”指示的耗尽型FET的MOS晶体管保持开状态,而当栅极电压为VG=0V时,在图中用符号“b”指示的增强型FET的MOS晶体管变成关状态。因此,从减少功率消耗的观点来看,耗尽型FET的MOS晶体管是最好的。
由于耗尽型FET的MOS晶体管在栅极电压VG=0V时保持开状态,并且开状态电阻低及可以减小晶体管的尺寸,因此最好使用耗尽型FET的MOS晶体管。同时,由于增强型FET的MOS晶体管要求具有MOS和NMOS,因此晶体管尺寸变得更大,并且晶体管占用面积变得更大,并且寄生电容也增加。相反,耗尽型FET的MOS晶体管基本上接受PMOS或NMOS任何一个,因此当考虑制造内插器的成本减少时,耗尽型FET的MOS晶体管也是有利的。
如果通过控制外部端IN的电压电平执行IC芯片的操作检验时MOS晶体管充当开关元件,则用于这种情况的MOS晶体管是足够的。因此,在正常操作期间,MOS晶体管不必总是起到阻尼电阻的作用。然而,为了提高正常操作期间IC芯片(1)与IC芯片(2)之间的信号质量,最好是MOS晶体管充当阻尼电阻。从执行测试安装在内插器上的IC芯片(1)与IC芯片(2)的观点来看,不必总是形成开状态电阻自动补偿电路,然而,由于处于开状态的MOS晶体管的电阻值根据制造变化、电源电压波动和温度变化而波动,因此最好形成用于将这些波动抑制到尽可能小以便保持开状态电阻不变的开状态电阻自动补偿电路。
从执行测试安装在内插器上的IC芯片(1)与IC芯片(2)的观点来看,不必总是形成地与连接内插器内部的IC芯片(1)和IC芯片(2)的布线之间的端电阻。然而,类似于上述的阻尼电阻,为了提高正常操作期间IC芯片(1)与IC芯片(2)之间的信号质量,最好形成地与连接内插器内部的IC芯片(1)和IC芯片(2)的布线之间的端电阻。尽管在图1的电路图中没有示出,与上述的开状态电阻自动补偿电路类似的技术也对端电阻有效。
在描述应用本发明的半导体装置的示例中,尽管参考具有两个IC芯片的内插器进行了解释,但是安装在内插器上的IC芯片的数量并不限于两个,而是可以为三个或更多。
在描述应用本发明的半导体装置的示例中,尽管参考由硅制成的内插器进行了解释,其中MOS晶体管被形成为开关元件,但是任何材料都可用作衬底,只要它能够形成开关元件。例如,可以在由玻璃制成的衬底上将薄膜晶体管元件形成为开关元件。
在描述应用本发明的半导体装置的上述示例中,执行IC芯片(1)的测试在于:使MOS晶体管的开关为开状态,将信号从内插器的输入端Pin11、Pin12、Pin13、...、Pin1n输入到IC芯片(1),并且从外部端(O1、O2、...、Ol)取出从IC芯片(1)输出的信号;以及执行IC芯片(2)的测试在于:使MOS晶体管的开关为关状态,将信号从外部端(O1、O2、...、Ol)输入到IC芯片(2),并且从内插器的输出端Pin21、Pin22、Pin23、...、Pin2m取出从IC芯片(2)输出的信号。因此,不但对于整个内插器,而且对于安装在内插器上的IC芯片(1)和IC芯片(2),能够检验是否满足了所需的条件。
而且,因为在内插器上将阻尼电阻和端电阻形成为芯片组件,因此也可以控制由辐射效应引起的信号的恶化,所述辐射效应例如由于最新内插器的更快的内部信号线(faster internal signalline)引起的反射。
最后,上述实施例和示例仅是本发明的一些示例。应当注意,本发明不仅限于那些实施例和示例,并且在不背离本发明的范围的情况下可以做出各种修改、组合以及根据本发明的设计的子组合等。
本申请基于2003年4月18日向日本知识产权局提交的日本优先权文件JP2003-113532,在此全文引用作为参考。
Claims (8)
1.一种半导体装置,包括:
通过布线互相连接并且位于衬底上的多个IC芯片;
其中所述每个IC芯片通过输入布线和输出布线而连接到所述衬底的外部;和
对于所述每个IC芯片充当操作检验开关的晶体管元件串联插入到所述IC芯片之间连接的所述布线中,各个晶体管元件的栅极连接在一起,每个晶体管元件的另两个极分别位于连接所述IC芯片之间的布线上。
2.根据权利要求1所述的半导体装置,其中所述晶体管元件充当阻尼电阻。
3.根据权利要求1所述的半导体装置,其中在所述IC芯片之间连接的所述布线上形成端电阻。
4.根据权利要求1所述的半导体装置,其中所述晶体管元件是耗尽型FET。
5.根据权利要求2所述的半导体装置,其中所述晶体管元件与开状态电阻自动补偿电路连接。
6.根据权利要求3所述的半导体装置,其中所述端电阻与开状态电阻自动补偿电路连接。
7.根据权利要求1所述的半导体装置,其中所述衬底是硅衬底。
8.根据权利要求1所述的半导体装置,其中所述衬底是玻璃衬底。
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