JP2010519548A - テスト用に設計されたマイクロプローブ - Google Patents

Abstract

デバイス内部に相互に結合された第１及び第２チップを有するデバイスをテストするための装置及び技術であって、前記第１及び第２のチップ間の前記デバイス内部を伝達する内部信号の通信経路上にある部位を選択し、さらにテストプローブを前記部位に接続することを備える。

Description

本出願は、自動テスト装置に関し、特に集積回路からの信号を測定するための装置に関する。

「パッケージング」と称される処理にあって、集積回路（ＩＣ）の部品はパッケージの中に組み込まれ、仕上げの段階にてパッケージされたＩＣはその機能性がテストされる。パッケージングの間、チップ（すなわち、仕上げられたウェハから切断された集積回路）は、プリント回路基板のような基板又は支持構造に、たいていの場合取り付けられ、さらにエポキシ又はプラスチックのようなパッケージング材料により封入される。チップは、複数要素の中でもとりわけ、用途及び設計の仕様に依存する異なった配置にて組み立てられる。

例えば、フリップチップは、３次元パッケージを形成するために曲げられる又は「フリップされる」フレキシブル回路基板にチップが取り付けられる組み立ての一タイプである。いくつかのフリップチップ組み立て体は、チップが上下反転されるときに電気的結合を回路基板に提供するアクティブ表面上に複数の半田バンプを有する。フリップチップは、その後、一般に、保護材料によりチップの表面を覆う封入処理が行なわれる。フリップチップパッケージは、他のＩＣパッケージと同様に、典型的には、外部信号を受信するための複数の入力ピンとＩＣによって生成された信号を送信するための複数の出力ピンとを備える。

本出願は、デバイス（例えば、パッケージ化された集積回路）をテストするための、コンピュータプログラム製品を含む装置及び方法を説明する。

一つの側面として、全般的に、本出願は、被テスト用デバイスの内部で相互に接続された第１及び第２のチップを有する被テスト用デバイスをテストするための自動テスト装置について記述する。自動テスト装置は、テストプローブと、被テスト用デバイスに通信可能に結合されるテストデバイスとを備える。テストデバイスは、被テスト用デバイスと信号を交換するための回路を備える。前記信号は、第１及び第２のチップ間の通信経路に取り付けられたテストプローブによって得られた内部信号を含む。前記内部信号は、通信経路に沿って被テスト用デバイスの内部を伝搬するものであり、前記デバイス上の外付けピンからはアクセス不可である。テストプローブは、通信経路に結合される第１の導電性部分と、テストデバイスに取り付けられる第２の導電性部分と、第１及び第２の導電性部分に結合される抵抗部品とを備える。抵抗部品は、テストが行われている間、前記被テスト用デバイスから前記テストデバイスの負荷を概ね絶縁するため（１）、及び前記テストプローブの第２の導電性部分を通して伝搬する信号を概ね絶縁するため（２）のインピーダンスを有する。

他の側面として、全般的に、本出願は、被テスト用デバイスの内部で相互に接続された第１及び第２のチップを有するデバイスをテストするための方法及びコンピュータプログラム製品についても記述する。前記方法は、内部信号が第１及び第２のチップ間の前記デバイス内部を伝搬するところの通信経路上の部位を選択すること、及び前記部位にテストプローブを結合すること、を備える。テストプローブは、テストが行われている間、前記被テストデバイスからテスト機器の、前記テストプローブに通信可能に結合される負荷を概ね絶縁するため（１）、及び通常の動作が行われている間、前記被テストデバイスから前記テストプローブの導電性部分を通して伝搬する信号を概ね絶縁するため（２）のインピーダンスを有する。

さらに他の側面として、全般的に、本出願は、パッケージ化された集積回路の外部からアクセスできる複数の外付けピンを有する第１及び第２のチップを備えるパッケージ化された集積回路と、前記第１及び第２のチップの間の電気的接続であって、前記第１及び第２のチップ上の外付けピンからは得がたい前記内部信号が前記第１及び第２のチップ間にそって伝搬するところの経路を提供する電気的接続と、さらに前記内部信号を測定するために形成されたプローブとを記述する。前記プローブは、前記経路に結合される第１の導電性部分と、テスト装置に取り付けられるように形成される第２の導電性部分と、前記第１及び第２の導電性部分に接続される抵抗部品とを備える。前記抵抗部品は、テストが行われている間、電気的結合からテスト装置の負荷を概ね絶縁するため（１）、及び前記テストプローブの第２の導電性部分を通して伝搬する信号を概ね絶縁するため（２）のインピーダンスを有する。

具体例は以下に複数含まれる。内部信号は、前記デバイスの複数の外付けピンからはアクセスしがたい。部位の選択は、前記デバイスの設計段階の間に行われる。テストプローブのインピーダンスは、１００オームより大きい。テストプローブは、前記部位に前記デバイスの製造の間に半田付けされる。テストプローブの導電性部分の一つは、自動テスト用装置に取り付けられる。テスト信号は、前記テストプローブを用いて前記部位に伝達される。

抵抗部品は抵抗器及び／又はトランジスタにより形成されているバッファを含む。テストプローブは、テスト用デバイスの内部部品と一体化されてもよい(例えば、第１及び第２のチップの一つ)。テストプローブの第２の導電性部分は、テストデバイスからのテスト信号を受信するように構成され、前記テスト信号を第１及び第２のチップのいずれか又は両方に伝達する。第１及び第２のチップは、フレキシブルプリント回路基板に取り付けられる。

自動テスト装置は、前記テストプローブから受信した信号を分析するための回路を含む。自動テスト装置は、前記テストプローブの第１及び第２の導電性部分の一つに電気的に接続されるように構成される接触部を備える。テストプローブを用いる部位で前記デバイスにテスト信号を伝達するため及び前記テストプローブから前記内部信号を受信するための回路は、自動テスト装置に含まれてもよい。

一つ以上の具現化例は、複数の以下の効果を提供する。テスト用デバイス（例えば、パッケージ化されたＩＣチップ）の内部の部位での信号は、複数信号の整合性へ影響することなく、監視される。アクセスは、複数の外付けのピンからはアクセスされないパッケージ化されたチップの内部部品に提供される。パッケージ化されたチップは、より効率的に検査され、さらに誤りが発見され修正される（debugged）。前記テスト装置の負荷は、テストが行われている間、前記デバイスから絶縁され、前記テストピン及び前記デバイス上に生成される信号は通常動作の間、前記デバイスから絶縁される。プローブを用いるので、テスト信号は、前記デバイスの複数の外付けピンからアクセスできないパッケージ化されたチップの内部部位に伝達される。

複数の具現化例の詳細が添付の図面及び以下の説明によって記述される。他の特徴、目的、及び効果は、以下の説明及び図面、さらには特許請求の範囲から明らかにされるであろう。

テスト用デバイス（ＤＵＴ）のブロック図である。 テスト用デバイス（ＤＵＴ）のブロック図である。 他のＤＵＴのブロック図である。 他のＤＵＴのブロック図である。 図２Ａ及び２ＢのＤＵＴをテストするための処理のフローチャートである。

本願は、完成したＩＣ（「パッケージ化されたチップ」とも言われる）の内部信号を測定するためのテストプローブ（「テスト用に設計された（design-for-test;ＤＦＴ）プローブ」として言及される）を用いる半導体デバイステストに関する。パッケージ化されたチップは、別個のウェハから製造され、パッケージレベルで相互に接続される内部部品を備える。例えば、内部部品は、フレキシブルプリント回路基板上に組み立てられ、さらにフリップ-チップ構造に配置される複数のチップを備える。そのような配置は、システムインパッケージ（ＳｉＰ）としてしばしば言及される。パッケージ化されたチップの具現化例は、システムＬＳＩ（チップ上システム（ＳＯＣｓ））及び専用集積回路（アプリケーション-スペシフィックＩＣs（ＡＳＩＣＳ））を含む。

図１Ａは、パッケージ１８内部に第１の内部チップ１２及び第２の内部チップ１４を含む、パッケージ化されたチップ１０のブロック図を示す。前記内部チップ１２及び１４は、同一のウェハ又は異なるウェハのいずれかから切り出された二つの異なるチップで製造される。チップが同じウェハからのものであると、それらは一個の単一のチップに集積化される。通常、複数のチップは、異なる処理で製造されるので、異なるウェハからなる。いくつかの実施例では、第１及び第２の内部チップ１２及び１４は、インダクタ、コンデンサ、石英結晶体及び表面音響波（ＳＡＷ）フィルタのような感度のよい受動部品を含む。パッケージ化チップ１０のパッケージ１８は、前記パッケージ化チップ１０の標準の動作の間、外部入力信号を受信するための入力ピン及び、一つ以上の外部デバイス（図示せず）に出力信号を配信するための出力ピンを含む外付けの複数ピン１６も備える。第１及び第２の内部チップ１２及び１４の間の内部電気接続１１は、第１及び第２の内部チップ１２及び１４の間を内部信号が伝搬する経路を提供する。この例では、内部結合１１は、外付けの複数ピン１６のいずれからもパッケージ化チップ１０の外部にはアクセスされない。以下に記述するように、内部結合１１への直接の接続は、信号伝達の能力を危うくする。

パッケージ化チップ１０が正確に機能するか否かといういくつかの見通しが外付けの複数ピン１６で生成される信号を観察することにより得られるけれども、パッケージの内部、例えば内部結合１１を介した前記内部チップ１２及び１４の間を伝達する信号を測定することはたいていの場合より有効で、いくつかの場合には、必要なことである。内部信号を入手するのは、例えばパッケージングのせいで、たいていは難しい。

図１Ｂは、内部結合１１に接続されたテストピン９付きの図１Ａのパッケージ化チップ１０を示す。製造の間に、内部信号の測定を外部から可能とするために、パッケージ化チップ１０の内部の部位に接続を提供するためにパッケージ１８内にテストピン９を設けることが可能であるが、通常の動作の間、テストピン９は、特に高周波での動作の間に、干渉反射、不具合、及び所望されない反応を作り出す。テストピン９に生じる他の問題は、テスト装置が前記ピンに接続されるとき、テスト装置が通常動作下では存在しない前記デバイスへの過負荷をもたらすことである。この過負荷は、テスト装置で受信された信号に影響を与え、さらにはテスト結果をゆがめてしまう。

いくつかのテスト方法にあって、内部チップは、個別にテストされ、パッケージ化されるチップ内に組み込まれる前に、適切に機能するのかが検査される。これらのテスト方法のタイプは、テストをパスした内部チップが「実績のある高品質ダイ」として言及されるので、一般には「実績のある高品質ダイ」として言及される。内部チップが実績のある高品質ダイと評価されたとしても、パッケージ内に組み立てられる前に、次の製造／組立処理（例えば、研削処理）の間、損傷されたり或いは破壊されることがある。そのような処理の間、ダイは、不適当に機能してしまことを引き起こす物理的又は電気的なダメージを被るかもしれない。例えば、ダイの少なくとも一部は、過加熱され、及び／又は電気的な結合は切り離され或いは短絡される。パッケージ化チップの全ての部品が実績のある高品質ダイテスト手続きの間、適切に機能すると検査されたとしても、組み立て後に、前記パッケージ化チップが、不良品とされるかもしれない。

さらなる詳細を以下に記述すると、前述のテスト技術の少なくともいくつかの欠点に取り組むため、ＤＦＴプローブは、テストを行っている間及び通常の動作の間、パッケージ化チップ内の複数の信号の完全性を維持しているときに、内部信号（例えば、前記二つの内部チップ間の信号）を直接的に分析することを可能とする。

図２Ａを参照すると、パッケージ化されたチップ３０は、その内部部位の一つ以上でのテストを可能とするように構成される。パッケージ化されたチップ３０は、パッケージ１９内に組み込まれた第１の内部チップ１３及び第２の内部チップ１５を備える。例えば、パッケージ１９は、第１の内部チップ１３及び第２の内部チップ１５がフレキシブル回路基板上に取り付けられたフリップチップパッケージである。パッケージ化されたチップ３０のパッケージ１９は、パッケージ化されたチップ３０の通常動作の間、外部からの入力信号を受信するための複数の入力ピンと一つ以上の外部デバイス（図示せず）に出力信号を配信するための複数の出力ピンを備える外付けの複数ピン１７を備える。

第１及び第２の内部チップ１３及び１５は、同じウェハからの又は異なるウェハからのいずれかから切りだされた二つの異なるダイとして製造される。いくつかの具現化例にあって、第１の内部チップ１３は信号送信器であり、第２の内部チップ１５は信号受信器であり得る。第１及び第２の内部チップ１３及び１５の一つ又は両方は集積回路であり及び／又は、石英結晶体及びＳＡＷフィルタのような電気的に反応のよい部品を備える。パッケージ化されたチップ３０は、内部信号を第１の内部チップ１３及び第２の内部チップ１５間に伝達する内部信号経路２１に電気的に結合されるＤＦＴプローブ２０も備える。内部信号経路２１は、第１の内部チップ１３及び第２の内部チップ１５間に内部信号を伝達する一つ以上の配線及び他の部品（例えば、抵抗、コンデンサ、など）を備える。

ＤＦＴプローブ２０は、内部信号経路２１の一つの部位にて、パッケージ１９の内部から、パッケージ１９の外部に、結合を提供する。ＤＦＴプローブは、第１及び第２の導電性部品２４及び２６（例えば、導線）に結合される抵抗部品２２を備える。第１の導電性部品２４は、信号経路２１に電気的に結合する。例えば、第１の導電性部品２４は、信号経路２１上の一部位に半田付けされる導線である。第２の導電性部品２６は、電気的に抵抗部品２２に結合し、さらにパッケージ１９内部にて相互接続部（例えば、導線）へのアクセルを提供するための外付けテストピン２７を備える。例えば、第２の導電性部品２６は、抵抗部品２２に接続され、さらにパッケージ１９の外側ケージングを介してテストピンを形成するために延びる導線である。

前記テストピン２７は、外部テスト装置３２に取り付けられるように構成される。外部テスト装置３２は、一つ以上の、自動テスト装置、オシロスコープ、スペクトラム分析器、ロジック分析器、雑音分析器、マルチメータ、及び他の電気的テスト装置を備える。前記テスト装置３２は、前記テストピン２７に接続されるプローブのような端子３４を備える。前記テストピン２７を通して、前記テスト装置３２は信号経路２１に沿って伝達する内部信号を受信し、さらにテスト信号を、前記信号経路２１に電気的に通信する、さまざまな内部部品（例えば、内部チップ１３及び１５）に配信する。前記ＤＦＴプローブ２０は、内部パッケージ信号（例えば、個別のダイに形成されるパッケージ内の部品間に送信される信号）である、様々な内部信号を調べるために用いられる。例えば、前記内部チップ１３及び１５が個別のダイからなるところの具現化例にあっては、前記信号経路２１に沿って伝達する内部信号は、内部パッケージ信号である。ＤＦＴプローブ２０は、信号をパッケージ化されたチップ３０内部に導入するためにも用いられる。

抵抗部品２２は、テスト装置３２の負荷を内部部品（例えば、内部チップ１３及び１５）からテストの間、実質的に絶縁するためのインピーダンスを有する。その結果、ＤＦＴプローブ２０は、テスト装置３２に、内部信号を重大な度合に影響してしまうテスト装置３２のインピーダンスなしに、内部信号を測定するのを可能にする。言い換えると、所望の情報は、テスト装置３２にて測定された内部信号から得ることができる。抵抗部品２２は、ピン２７を含みながら、パッケージ化されたチップ３０の内部部品を第２の導電性部品２６から実質的に絶縁するので、通常動作の間、前記導電性部品２６を通して配信する信号は、内部部品の動作にいかなる影響も与えない。例えば、実質的な絶縁は、パッケージ化されたチップ３０の内部部品が意図されたように動作するように、導電性抵抗部品２２が第２の導電性部品２６を通して伝達する信号を減衰させるときに実現される。

抵抗部品２２のインピーダンスは、全般的に１００オームより大きい。例えば、前記インピーダンスは、数百オームから数千オームの範囲にある。抵抗部品２２は、受動素子、例えば、単一の抵抗、電圧分圧器、又は抵抗、コンデンサ及び他の受動的な電気部品の組み合わせである。抵抗部品２２は、トランジスタ実装のバッファ（例えば、エミッタフォロワ）又は受動素子を備えるトランジスタ実装バッファの組み合わせである。ＤＦＴプローブ２０は、製造段階にてパッケージ化されたチップ３０に一体化される。

図２Ｂは、図２Ａのパッケージ化されたチップ３０と、抵抗部品２２が第１のチップ１３内部に配置されているのを除いて同一のパッケージ化されたチップ３０を示す。抵抗部品２２は、第１及び第２の内部チップ１３及び１５の一つのシリコン内に形成及び製造される。例えば、図２Ｂの抵抗部品２２は、トランジスタ実装バッファであるか、又は受動素子を含むトランジスタ実装バッファである。他の具現化例にあって、抵抗部品２２は、別個のシリコン上に製造され、後に、第１及び第２の内部チップ１３及び１５間の相互に取り付けられる。例えば、抵抗部品２２は、第１及び第２の内部チップ１３及び１５が取り付けられるフレキシブル回路基板に取り付けられる。

図３を参照すると、例えば図２に示されたパッケージ化されたチップ３０のような、パッケージ化されたチップを組み立て、さらにテストするための処理４０が説明されている。組み立て間、一つの内部テスト部位が選択される（４２）。例えば、内部テスト部位は、複数の内部部品間の信号経路（例えば、第１及び第２の内部チップ１３及び１５間の信号経路２１）に沿った部位である。ＤＦＴプローブ（例えば、図２のＤＦＴプローブ２０）は、内部テスト部位に接続される（４４）。いくつかの具現化例にあって、ＤＦＴプローブの導電部は、テスト部位に半田付けされる。他の具現化例にあって、内部テスト部位は、設計段階にて選択され、前記ＤＦＴプローブは複数の内部部品の一つ内に組み立てられる。ＤＦＴプローブは、端子３４でテスト装置３２に接続される（４６）。ＤＦＴプローブから、テスト装置３２は、内部テスト部位を通して伝達する信号を受信し（４８）、さらに、パッケージ化されたチップの一つ以上の内部部品が正常に機能しているか否かを検査するために信号を分析する。ＤＦＴプローブを通して、テスト装置３２は、内部テスト部位にてパッケージ化されたチップにテスト信号を配信もする（５０）。いくつかの具現化例にあって、複数ＤＦＴの第１部は、内部テスト位置からの内部信号をテスト装置３２に伝達するために用いられる。例えば、テスト装置３２は、第１のＤＦＴプローブを用いてテスト信号を第１の内部位置に伝達し、さらに、第２のＤＦＴプローブを用いて前記テスト信号に応答して第２のテスト位置で生成される信号を監視する。

処理４０及びテスト装置３２は、この明細書において説明されるハードウェア及びソフトウェアを伴う使用に制限されるものではない。処理４０及びテスト装置３２は、デジタル電子回路、又はコンピュータ内のハードウェア、ファームワーク、ソフトウェア又はそれらの組み合わせ内で実行される、例えば、ソフトウェアは、テスト信号の送信及び受信及びＤＦＴプローブの配置を制御するために用いられる。

処理４０及びテスト装置３２は、コンピュータプログラム製品、すなわち、例えば機械的読み取り可能な記録デバイスまたは伝達信号などの情報担体に明らかに格納されているコンピュータプログラムを通して、例えば、プログラマブルプロセッサ、コンピュータ、又は複数コンピュータなどのデータ処理装置による実行、制御により、少なくとも一部で、提供される。コンピュータプログラムは、機械語翻訳され、或いは解釈される言語を含むいかなるプログラム言語によっても記述され、さらに、独立型プログラム又はモジュール、コンポーネント、サブルーティン、又はコンピュータ環境における使用の適切な他のユニットを含む、いかなる形でも配置される。コンピュータプログラムは、一か所又は複数の場所に分散され、さらに通信ネットワークによって相互に接続されている複数のコンピュータで実行されるように配置されていてもよい。

処理４０及びテスト装置３２の実行に関する作用は、複数の処理の複数の機能を実行する一つ以上のコンピュータプログラムによって実現される。処理４０及びテスト装置３２の全て又は一部は、例えばＦＰＧＡ（プログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）のような特定用途論理回路にて実行されてもよい。

コンピュータプログラムの実行のための適切なプロセッサは、一例として、一般的及び特定の用途マイクロプロセッサの両方、及びいかなる種類のデジタルコンピュータの一つ以上のプロセッサを備える。一般的に、プロセッサは、リードオンリィメモリ又はランダムアクセスメモリ又は両方から、命令及びデータを受け取る。コンピュータの複数の要素は、複数の命令を実行するためのプロセッサ及び命令及びデータを記憶するための一つ以上のメモリデバイスを備える。

多くの具現化例を記述してきたが、様々な変形が成されるのを理解すべきである。例えば、図２のパッケージ化されたチップ３０は、複数の内部テスト部位に電気的に接続される複数のＤＦＴプローブを備えるように製造されてもよい。内部信号経路２１は、導線、バス等を含むいかなる通信経路であることができる。すなわち、本明細書において記述していないそれらを含む、他の具現化例は、以下の特許請求の範囲内にある。

Claims (21)

1. デバイスの内部にて相互に接続されている第１及び第２のチップを有するデバイスをテストするための方法であって、
   前記デバイス内部の前記第１及び第２のチップ間を内部信号が伝わるところの通信経路上の部位を選択すること、
   テストの間、前記デバイスからテスト装置の、前記テストプローブに通信可能に結合される負荷を概ね絶縁し、通常動作の間、前記デバイスから前記テストプローブの導電性部分を通して配信される信号を概ね絶縁する、前記テストプローブを前記部位に接続すること、
   を備える方法。
2. 前記デバイスは、パッケージ化された集積回路であり、さらに前記内部信号は前記デバイスの外付け複数ピンからアクセス不可である請求項１記載の方法。
3. 前記部位を選択することは、前記デバイスの設計段階の間に行われる請求項１記載の方法。
4. 前記テストプローブのインピーダンスは、１００オームよりも大きい請求項１記載の方法。
5. 前記テストプローブに接続することは、前記部位に前記テストプローブを一つ以上半田付けすること、及び前記テストプローブを厚い又は薄いフィルム堆積を用いて取り付けることを含む請求項１記載の方法。
6. 前記テストプローブの複数の導電性部分の一つを自動テスト装置に取り付けることをさらに備える請求項１記載の方法。
7. 前記プローブを用いて前記部位にてテスト信号を前記デバイスに配信することをさらに備える請求項１記載の方法。
8. 前記接続することは、前記デバイスの製造の間、行われる請求項１記載の方法。
9. パッケージ化された集積回路であって、
   前記パッケージ化された集積回路の外部からアクセスできる外付け複数ピンを有する第１及び第２のチップと、
   前記第１及び第２のチップを備えるパッケージ上の外付けピンからアクセス不可とされる内部信号が伝わるところの第１及び第２のチップ間の通信経路を提供する、前記第１及び第２のチップ間の電気的な接続と、
   前記通信経路に接続される第１の導電性部分と、テスト装置に取り付けられるように構成される第２の導電性部分と、前記第１及び第２の導電性部分に接続される抵抗部品であり、テストの間、前記電気的な接続から前記テスト装置の、前記テストプローブに通信可能に結合される負荷を概ね絶縁し、前記テストプローブの前記第２の導電性部分を通して伝達する信号を概ね絶縁する、あるインピーダンスを有する抵抗部品とを含んで前記内部信号を測定するように構成されるプローブと、
   を備える集積回路。
10. 前記抵抗部品は抵抗器を含む請求項９のパッケージ化された集積回路。
11. 前記抵抗部品は、トランジスタ実装バッファを含む請求項９記載のパッケージ化された集積回路。
12. 前記テストプローブは、前記第１及び第２のチップの内の一つと一体化される請求項９記載のパッケージ化された集積回路。
13. 前記第２の導電性部分は、前記テスト装置からテスト信号を受信し、さらに
    前記第１及び第２のチップの一つ又は両方に前記テスト信号を供給するように構成される請求項９記載のパッケージ化された集積回路。
14. 前記第１及び第２のチップは、フレキシブルプリント回路基板に取り付けられる請求項９記載のパッケージ化された集積回路。
15. テスト用デバイス内部にある第１及び第２の相互に接続されたチップを有するテスト用デバイスをテストするための自動テスト装置であって、
    テストプローブと、
    前記テスト用デバイスに通信可能に接続されるテストデバイスであり、前記テスト用デバイスと信号を交換する回路を備え、前記信号は前記第１及び第２のチップ間の通信経路に取り付けられるテストプローブによって得られた内部信号を含み、前記内部信号は前記通信経路に沿って前記テスト用デバイスの内部を伝達し、さらに前記テスト用デバイスの外付けピンからアクセス不可であるテストデバイスとを備え、
    前記テストプローブは、
    前記通信経路に接続される第１の導電性部分と、
    前記テストデバイスに取り付けられる第２の導電性部分と、
    前記第1及び第２導電性部分に接続される抵抗部品であり、テスト中に前記デバイスから前記テストデバイスの負荷を概ね絶縁し、前記負荷は前記テストプローブに通信可能に接合され、前記テストプローブの前記第２の導電性部分を通して伝達する信号を概ね絶縁するインピーダンスを有する抵抗部品とを有する、
    自動テスト装置。
16. 前記抵抗部品は、１００オームより大きいインピーダンスを有する請求項１５記載の自動テスト装置。
17. 前記テストプローブは、前記テスト用デバイスの内部部品に一体化される請求項１５記載の自動テスト装置。
18. 前記テストプローブから受信された信号を分析するための回路をさらに備える請求項１５記載の自動テスト装置。
19. 前記テストプローブの前記第１及び第２の導電性部分の一つに電気的に接続されるように形成される端子をさらに備える請求項１５記載の自動テスト装置。
20. 前記テストプローブを前記部位で用い、前記デバイスにテスト信号を配信する回路と、
    前記テストプローブから前記内部信号を受信するための回路とをさらに備える請求項１５記載の自動テスト装置。
21. 前記テスト用デバイスはパッケージ化された集積回路である請求項１５記載の自動テスト装置。

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