JPH02173583A - エミツタ結合論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体回路、より詳細に言えば、エミッタ結合
論理回路のテストにおいて、成る種の欠陥を見逃すこと
を防止するためのチップのレイアウトに間する。

Ｂ、従来の技術 エミッタ結合の論理（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ
　Ｉｏｇｉｃ−ＥＣＬ）回路はバイポーラ・トランジス
タを使用した非常に高速度の論理回路の１つの型式であ
る。

代表的なＥＣＬ回路は、１つ、またはそれ以上の人力の
論理機能を遂行するための機能段を有しており、更に、
次段のＥＣＬ回路を駆動するためのエミッタ・フォロワ
型式の出力段を持っている。

回路の出力は出力トランジスタのエミッタ及び接地電位
に接続された抵抗に跨がって取り出される。

ＥＣＬ回路を含むチップの製造中の誤差によって、若し
この抵抗が接触不良か、または開回路となったとしても
、この回路は依然として動作するが、ただし動作速度は
低下する。通常、ＥＣＬ回路は、その動作速度と比較す
ると非常に低い速度でテストされる。従って、この低い
速度の「直流」テストは、上述のような故障を検出する
ことが出来ない。

「交流」テスト、即ち実際の動作速度によるテストは、
このタイプの欠陥を検出することが出来るが０、このよ
うなテストは、非常に費用がかかる。

０．５ナノ秒、またはそれ以下の代表的な回路遅延を持
つようなＥＣＬ回路は、テスト装置に、そして、実際の
動作速度の下でのテストを行うためのジグ及び関連装置
にマイクロ波の技術を必要とする。ＥＣＬ回路の交流テ
ストを回避するための１つの技術は、回路の成る地点に
二重のコンタクトを使用することである。この方法は、
回路密度が低下し、その上、相互に近接したコンタクト
が短絡する可能性があるので、テストの絶対的な信頼性
を与えない。米国特許第４５１７４７６号、同第４４１
０８１６号及び１８Ｍテクニカル・ディスクロージャ・
ブレティン第２８巻の１７４６頁乃至１７４７頁にこの
ような欠陥を検出する技術が記載されているが、これら
の技術はすべて、回路中に付加的な素子を設けるもので
ある。このような付加的な素子は、回路全体の密度を低
下させ、製造コストを上昇させる。

Ｃ０発明が解決しようとする問題点 本発明の目的は、回路に素子を付加することなく直流テ
ストによるＥＣＬ回路のテストの信頼性を完全なものと
することにある。

Ｄ０問題点を解決するための手段 本発明は、回路に他の付加的な素子を設けることなく、
直流テスト（即ち低い回路動作速度のテスト）を使用し
てＥＣＬ回路のテストに完全な信頼性を与える０本発明
は付加的な素子を設けるとか、回路密度を低めるとか、
または、製造コスト及びテストのコストを増加するよう
な犠牲を払うことなく、回路のレイアウトを再編成する
ことによって上記の結果を達成する。

本発明を幅広く言えば、本発明の特徴は、通常分離して
いる電流源及びエミッタ・フォロワ抵抗に換えて単一の
抵抗を使用することにある。単一のタップが、接地バス
にこの抵抗上のポイントを接続し、そして単一の出力ラ
インが出力トランジスタのエミッタを抵抗に接続するコ
ンタクトから分離されたコンタクトによってこの抵抗に
接続される。

Ｅ、実施例 第３図は２つの活動的な高入力信号の論理的ＯＲ機能を
遂行するための標準的なＥＣＬ回路１００の回路図を示
している。この回路中の小さな丸印は、回路の実際のチ
ップ・レイアウト中の異なった層の間のコンタクト・ポ
イントを表わしている。これらのコンタクトのすべては
、接触不良を生じる可能性を持っている。

入力信号［Ｎ１及びＩＮ２はトランジスタＴ１及びＴ２
のベースに接続されている。これらのトランジスタのコ
レクタは夫々結合されて、電圧降下抵抗Ｒ１に接続され
ている。抵抗Ｒ１の他端は、通常１．７ボルトから５．
０ボルト（この実施例では３．６ボルトが好ましい）の
供給電圧バスＶＣＣに接続されている。トランジスタＴ
１及びＴ２のエミッタは相互に結合されており、電流源
抵抗Ｒ２に接続され、抵抗Ｒ２の他端は電圧供給バスＶ
ＥＲに接続されている。このバスは接地電位でもよいし
、またはＶＣＣよりも低い他の電圧値でもよい、従って
、これらの素子は論理機能段１１０を構成し、トランジ
スタＴ１及びＴ２のエミッタにおけるこの段の出力電圧
は、ＩＮＩか、またはＩＮ２の何れかの電圧が高位であ
る時には常に高位である機能を行うこと、これを換言す
れば、活動時に高位のＯＲ機能、または等価的な活動時
に低位のＡＮＤ機能を行う、然しながら、本発明を適用
するためには、この論理機能段は、任意の数の入力を持
つことができること、そして他の論理機能を遂行するも
のであってもよいことは当業者には自明である。

閾値段１２０は、ライン１１１における機能段出力が閾
値電圧ＶＲの上か、または下かを決める。

トランジスタＴ３のエミッタはライン１１１に接続され
、そのコレクタは抵抗Ｒ３を介して電圧供給バスｖＣＣ
に接続されている。トランジスタＴ３のベースは同じチ
ップ上のすべての回路に共通の基準電圧ＶＲを持ってい
るバスに結合されている。この電圧は論理「０」の電圧
と論理「１」の電圧とのほぼ中間の値を有し、本実施例
では約２゜５ボルトである。ライン１１１が、そのエミ
ッタをＶＲよりも高い電圧に保たれている時、トランジ
スタＴ３は導通することが出来ず、抵抗Ｒ３のライン１
２１を高位に保つ、然しながら、ライン１１１が浮いて
いる時（即ち、トランジスタＴ１及びＴ２の何れも導通
していない時）、抵抗Ｒ２はトランジスタＴ３のエミッ
タを基準電圧ＶＲよりも低くさせて、トランジスタＴ８
を導通させ、そして、抵抗Ｒ２及びＲ３によって形成さ
れている分圧器はライン１２１を低電位に保つ。

出力段１３０は、ＩＮＩ及びＩＮ２の入力ラインの電圧
が論理機能段１１０の機能を満足した時、ＯＵＴと記さ
れたＥＣＬ回路の出力ライン１８１上に電流を駆動する
ためのエミッタ・フォロワである。従って、トランジス
タＴ３が導通しない場合、抵抗Ｒ３がトランジスタＴ４
のベースを高位に保つので、トランジスタＴ４は導通し
そして、ＶＣＣバスからの電流をＯＵＴライン１３１に
駆動する。然しながら、トランジスタＴ３が導通した時
、ライン１２１の電圧はトランジスタＴ４をカットオフ
するのに充分なほど低位である。エミッタ・フォロワの
抵抗Ｒ４は、ＯＵＴライン１３１の電位を論理「０」電
圧に引き下げる０通常、出力ラインＯＵＴは、回路１０
０と同じ他のＥＣＬ論理回路（図示せず）のＩＮＩ及び
ＩＮ２と同じ入力ラインに接続される。

抵抗Ｒ１及びＲ２の相対的な値は、Ｔ１またはＴ２の何
れかのトランジスタが導通した時、トランジスタＴ１及
びＴ２のエミッタが基準電圧ＶＲ以上のベース−エミッ
タの電圧降下（Ｖｂｅ）を生じるようなものである。抵
抗Ｒ２及びＲ３の相対的な値は、トランジスタＴ３が導
通した時、ライン１２１が基準電圧ＶＲ以下にあること
を保証する大きさである。また、抵抗Ｒ３の値は、トラ
ンジスタＴ３がカットオフにある時、トランジスタＴ４
をオンに保つのに充分な大きさである。低抵抗Ｒ４の値
は、トランジスタＴ４が導通した時、妥当な電流値に電
流を制限するのには充分に高い値であり、しかも、次段
の入力トランジスタのベースからＶＥＲバスへ電流を流
す高速度ドレインを与えるよう充分に低い値に選ばれて
いる０本実施例のＥＣＬ技術に対して、すべての抵抗は
、数キロオーム以下の範囲である０本実施例の代表値は
、Ｒ１＝０．７キロオーム、Ｒ２＝１．８キロオーム、
Ｉ’Ｌ３＝０．７キロオーム、そしてＲ４＝２゜０キロ
オームである０回路１００の合計遅延は５００ピコ秒以
下である。

回路１００の小さな丸印は、回路の実際のレイアウトの
コンタクト・ポイントを示している。これらは、金属層
の間の垂直な開孔、またはバイアを介して、シリコン層
が金属導電層に接続する位置にあるコンタクト・ポイン
トか、または、一方の金属層から他方の金属層に接続す
る位置にあるコンタクト・ポイントである。これらのコ
ンタクト・ポイントのすべてが、回路１００を持つチッ
プの製造プロセスで欠陥を生じる可能性を持っている。

即ち、パイプは完全に開口されていないかもしれず、あ
るいは、一方の層にある金属層は、欠落しているかもし
れず、または充分な接続を構成するには薄過ぎるかもし
れない。このような欠陥はコンタクトを表わす丸印にお
けるライン間に接続欠陥、即ち接触不良を生じる。

ＥＣＬ回路１００のようなチップを含む回路は、直流的
な回路動作の欠陥を検査するために共通にテストされる
。換言すれば、幾種類かの直流電位が入力ラインに印加
され、そして、出力電圧が適正な値に比較して監視され
る。これらの直流電圧のテストのパターンは、回路の動
作速度よりも少なくとも数段低い速度で変化する。この
ような直流テストは、参照数字１３２．１３３で示され
た抵抗Ｒ４の両端におけるエラーを除いて、第１図に示
したすべてのコンタクト・ポイントにおけるエラーを検
出する。若し、コンタクト１３２、また１８３が接触不
良を生じているとすれば、抵抗Ｒ４は回路から遮断され
る。然しながら、回路は直流テストの下では正しく動作
し続ける。トランジスタＴ４が導通した時、それはＯＵ
Ｔラインに電流を駆動し、従って、ＩＮＩと同じ入力ラ
インを駆動し、次段の回路中のトランジスタＴ４と同じ
入力トランジスタをオンに転じる。トランジスタＴ４が
カットオフした時、ＯＵＴラインは浮き、即ちフロート
し、次段の回路の入力トランジスタのベース領域の再組
み合わせは、次段の入力トランジスタをカットオフする
のに充分な電位に、そのベースを同時に低下させる。こ
の状態の効果は、全体の回路１００の実際の動作速度を
１０分の１以下に低下させるが、これは、依然として直
流テストをバスさせるのに充分に高い速度である。これ
らの欠陥コンタクト、即ち接続不良は、勿論、交流テス
トで検出することが出来るが、このタイプのテストは、
非常に高速度のテスト装置と、開発するに難しい関連機
器及びテストのパターンとを必要とし非常に高価である
。

第１図は、すべての欠陥コンタクト・ポイントが、低速
度直流テストによって検出することの出来る本発明のＥ
ＣＬ回路２００を示す、抵抗Ｒ２及びＲ４の物理的な位
置と、コンタクト１１２及び１３２乃至１３４の物理的
位置とが変更されていることを除けば、全ての素子は、
第３図の回路の素子と同じである。

第１図の模式図において、単一タップの抵抗Ｒ５は、２
つの抵抗Ｒ２及びＲ４と置換され、そして、トランジス
タＴ４のエミッタへの別個の接続点を設けて、トランジ
スタＴ４のエミッタに出力ラインのコンタクト・ポイン
トが直接に結合される。この構成は、エミッタ・フォロ
ワ抵抗の欠陥コンタクト・ポイントを含んで回路中のす
べての欠陥コンタクト・ポイントが直流テストによって
検出されることを保証する。即ち、回路２００は、交流
テストでなければ検出できない欠陥を、直流テストで検
出できる欠陥に変換し、従って、本発明のＥＣＬ回路の
高速度の交流テストの必要性を無くしている。

コンタクト・ポイント２１１及び２０１の間の抵抗Ｒ５
の部分ＦＬＥＡは、第３図の抵抗Ｒ２と同じ値を持ち、
コンタクト２０１及び２３１の闇の部分Ｒ５ＢはＲ４と
同じ抵抗値を持っている。コンタクト２３１及び１３４
の間の部分Ｒ５Ｃは、重要ではなく、それは、回路２０
０中の他の抵抗と比較して充分に小さな値（０を含む）
を持っていれば良く、回路の動作に本質的な影響を与え
ない、従って、これらすべてのコンタクト・ポイントに
・おける接触不良は、回路２００全体の直流的エラーを
生じる。コンタクト２１１の接触不良は、回Ｗ！１００
で行われたのと同じように検出される。

コンタクト２０１の接触不良は、ＶＥＲバスの電圧から
抵抗Ｒ５Ｂを隔離し、それはまた、機能段デバイスＴ１
及びＴ２のエミッタにトランジスタＴ４のエミッタを結
合する。この場合、ライン１２１及びＯＵＴライン１３
１は高電位に接続される。コンタクト２３１の接触不良
は、Ｒ２Ｏ及びＲ２Ｈを介して接地電位にＯＵＴライン
１３１を接続し、それをＩＮｌ及びＩＮ２の信号に、全
体として応答させなくするから、エラーを検知すること
が出来る。コンタクト１３４の接触不良は、回路１００
と同じように検出される。

第２図は集積回路チップ３００に設けられた本発明のＥ
ＣＬ回路２００の物理的レイアウトを示す、すべての素
子は第３図及び第１図に示されたものと同じ記号を付け
である。バイポーラ・トランジスタと抵抗は、影模様を
付けずに示されたシリコンに形成されている。コンタク
ト・ポイント間の金属導体回路と、電圧バスｖＣＣ及び
ＶＥＥとは、薄い影模様を付けて示した第１の金属層で
形成されている。ＶＲバスは第２の金属層で形成されて
いる。これらの層間のバイア中のコンタクト・ポイント
は、より濃い影模様を付して示されている。単一の抵抗
パーとしての抵抗Ｒ５の構造は、この実施例のレイアウ
トにおいては単純である。必要に応じて、すべての接触
不良によって、Ｒ５ＡがＲ２Ｈから隔離されない限りに
おいて、セグメントＲ５Ａ及びＦｔ５Ｂは個々に独立し
て形成することが出来る。更に、抵抗Ｒ５Ｃは機能を持
たない、ＯＵＴライン１３１からＲ２Ｈが切り離される
ことがなく、トランジスタＴ４のエミッタがそのライン
から切り離されることがないことを条件として、抵抗Ｒ
５Ｇを省略する（または抵抗値を０にする）ことが出来
る０本発明は他の多段式エミッタ・フォロワ回路にも同
様に適用することが出来るのは自明である。

Ｆ０発明の効果 上述したように、本発明は回路に付加的な素子を設ける
ことなく、直流テストだけを用いてＥＣＬ回路のテスト
の完全な信頼性を与えることが出来る。

【図面の簡単な説明】

第１図は本発明に適用したＥＣＬ論理回路の回路図、第
２図は半導体チップ上の第１図の回路のレイアウトを示
す図、第３図は従来のＥＣＬ論理回路を示す図である。 １００・・・・従来のＥＣＬ回路、１１０・・・・論理
機能段、１２０・・・・閾値段、１３０・・・・出力段
、１３１・・・・出力ライン、２００・・・・本発明の
ＥＣＬ回路。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） １１図 ＋００ ！３図

Claims (2)

【特許請求の範囲】
1. （１）複数の入力トランジスタと、第１及び第２の電力
   供給バスと、出力トランジスタをもつエミッタ結合論理
   回路において、 （ａ）その長さ方向に沿う異なる位置に少なくとも第１
   、第２及び第３の接点をもつ抵抗素子と、（ｂ）上記第
   １の接点を上記入力トランジスタのエミッタに接続する
   ための第１の接続手段と、（ｃ）上記第２の接点を上記
   電力供給バスの一方に接続するための第２の接続手段と
   、 （ｄ）上記第３の接点を上記出力トランジスタのエミッ
   タに接続するための第３の接続手段とを設けたことを特
   徴とする、 エミッタ結合論理回路。
2. （２）第１の層と複数の別の層をもつ半導体チップ上の
   エミッタ結合論理回路のための構成であつて、（ａ）高
   レベル電力供給バスと、 （ｂ）低レベル電力供給バスと、 （ｃ）複数の入力信号線と、 （ｄ）コレクタとベースとエミッタをもち、該各ベース
   が上記複数の入力信号線の１つに接続されている複数の
   入力トランジスタと、 （ｅ）出力線と、 （ｆ）コレクタとベースとエミッタをもつ出力トランジ
   スタと、 （ｇ）上記チップの上記第１の層に形成され、上記第１
   の層において互いに直接接続された第１及び第２の抵抗
   手段と、 （ｈ）上記第１の抵抗手段を上記入力トランジスタのエ
   ミッタに接続するように上記チップの上記複数の別の層
   のうちの１つに形成された第１の接続手段と、 （ｉ）上記第１及び第２の抵抗手段を上記低レベル電力
   供給バスに接続するように上記チップの上記複数の別の
   層のうちの１つに形成された第２の接続手段と、 （ｊ）上記第２の抵抗手段を上記出力トランジスタのエ
   ミッタに接続するように上記チップの上記複数の別の層
   のうちの１つに形成された第３の接続手段と、 （ｋ）上記第３の接続手段とは独立に上記第２の抵抗手
   段を上記出力線に抵抗するように上記チップの上記複数
   の別の層のうちの１つに形成された第４の接続手段とを
   具備する回路構造体。