JPH0357651B2 - - Google Patents
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- JPH0357651B2 JPH0357651B2 JP55184563A JP18456380A JPH0357651B2 JP H0357651 B2 JPH0357651 B2 JP H0357651B2 JP 55184563 A JP55184563 A JP 55184563A JP 18456380 A JP18456380 A JP 18456380A JP H0357651 B2 JPH0357651 B2 JP H0357651B2
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- JP
- Japan
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- emitter
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- input
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- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Bipolar Transistors (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、出力段のエミツタホロワトランジス
タにプルダウン抵抗を接続してなるECL回路を
多数内蔵したECL集積回路に係り、特に該ECL
回路のダイナミツク・フアンクシヨン不良を低い
繰り返し周波数で検出可能としたテスト用回路に
関する。
タにプルダウン抵抗を接続してなるECL回路を
多数内蔵したECL集積回路に係り、特に該ECL
回路のダイナミツク・フアンクシヨン不良を低い
繰り返し周波数で検出可能としたテスト用回路に
関する。
一対のトランジスタのエミツタを共通接続し
て、一方のベースに基準電圧を、そして他方のベ
ースに入力を与えるECL（エミツタ・カツプル
ド・ロジツク）ゲートを基本要素とするECL回
路は、通常第１図に示す様なEF（エミツタホロ
ワ）トランジスタを通して出力OUTを取り出す
ことが多い。即ち、EFトランジスタQEFのベース
入力は、図示せぬECLゲートのコレクタ出力で
ある。このECL回路の出力段は、トランジスタ
QEFのエミツタをプルダウン抵抗RTを通して適当
な電圧VTに接続したもので、出力OUTのＬ（ロ
ー）レベルはECLゲートのコレクタ出力のＬレ
ベルからQEFのVBE（ベース・エミツタ間電圧）下
がつた電圧で規定される。かかる回路でトランジ
スタQEFのエミツタと抵抗RTの間が例えばＡ点で
切断されていると、抵抗RTを設けた意味がなく
なる。このような障害は、抵抗RTのコンタクト
窓が誤つて開かれていないとき、或いは抵抗RT
のパターンが途中で切れているとき、更には配線
が断線しているとき等に生ずる。
て、一方のベースに基準電圧を、そして他方のベ
ースに入力を与えるECL（エミツタ・カツプル
ド・ロジツク）ゲートを基本要素とするECL回
路は、通常第１図に示す様なEF（エミツタホロ
ワ）トランジスタを通して出力OUTを取り出す
ことが多い。即ち、EFトランジスタQEFのベース
入力は、図示せぬECLゲートのコレクタ出力で
ある。このECL回路の出力段は、トランジスタ
QEFのエミツタをプルダウン抵抗RTを通して適当
な電圧VTに接続したもので、出力OUTのＬ（ロ
ー）レベルはECLゲートのコレクタ出力のＬレ
ベルからQEFのVBE（ベース・エミツタ間電圧）下
がつた電圧で規定される。かかる回路でトランジ
スタQEFのエミツタと抵抗RTの間が例えばＡ点で
切断されていると、抵抗RTを設けた意味がなく
なる。このような障害は、抵抗RTのコンタクト
窓が誤つて開かれていないとき、或いは抵抗RT
のパターンが途中で切れているとき、更には配線
が断線しているとき等に生ずる。
通常はこの種の障害を所定繰り返し周波数のダ
イナミツクフアンクシヨンテストで検出しようと
する。しかし、その繰り返し周波数が低い場合に
は不良検出できないことがある。つまり、一般的
なECL回路は第２図に示す入力特性を有し、−
1.3V程度のしきい値Vthを境にＨ（ハイ）レベル、
Ｌレベルが識別される（PHが通常のＨ動作点、
PLが通常のＬ動作点）。そして、Ａ点での切断
は、出力OUTのレベルが一定値以下に低下しな
いという現象をもつて検出される。確かに第１図
のトランジスタQEFのエミツタをオープン状態で
観測できればその様になる。しかし、通常は該エ
ミツタは第５図に示す如き集積回路IC内部にあ
り（E1，E2，E3等）、しかも試験データDATAに
対する結果OUT1，OUT2はこの種のECL回路
（図ではＤ−FF）を多段に通して取り出される。
従つて、ECL集積回路のフアンクシヨンテスト
で第１図のＡ点切断が検出されるためには、前段
のトランスジスタQEFの出力OUTが次段のECL回
路のしきい値Vth以下に低下しないという条件が
満たされる必要がある。
イナミツクフアンクシヨンテストで検出しようと
する。しかし、その繰り返し周波数が低い場合に
は不良検出できないことがある。つまり、一般的
なECL回路は第２図に示す入力特性を有し、−
1.3V程度のしきい値Vthを境にＨ（ハイ）レベル、
Ｌレベルが識別される（PHが通常のＨ動作点、
PLが通常のＬ動作点）。そして、Ａ点での切断
は、出力OUTのレベルが一定値以下に低下しな
いという現象をもつて検出される。確かに第１図
のトランジスタQEFのエミツタをオープン状態で
観測できればその様になる。しかし、通常は該エ
ミツタは第５図に示す如き集積回路IC内部にあ
り（E1，E2，E3等）、しかも試験データDATAに
対する結果OUT1，OUT2はこの種のECL回路
（図ではＤ−FF）を多段に通して取り出される。
従つて、ECL集積回路のフアンクシヨンテスト
で第１図のＡ点切断が検出されるためには、前段
のトランスジスタQEFの出力OUTが次段のECL回
路のしきい値Vth以下に低下しないという条件が
満たされる必要がある。
しかし、Ａ点が切断された前段の出力OUTの
レベルは、第２図に示した次段のECL回路の入
力電流の影響を受けるので、第３図に示すように
テスト周期が長い場合、つまり繰り返し周波数が
低いとき（ｆ＝2MHz）には経時的に出力OUTの
レベルは破線イで示す様にVth以下に低下してし
まう。実線ロは抵抗RTが正規に接続されている
（Ａ点での切断がない）状態での出力OUTの電圧
である。トランジスタQEFの入力がＨレベルであ
れば出力OUTもＨレベルを維持するので、結局
低い繰り返し周波数での試験では、Ａ点切断を示
す情報が実質的に次段に伝達されないので、出力
OUT1，OUT2からはこれを検出することが不可
能となる。第２図の点P1は次段の入力電流によ
つてその入力電圧（第３図の破線イに相当する）
がVth以下の最低電位に低下した点である。
レベルは、第２図に示した次段のECL回路の入
力電流の影響を受けるので、第３図に示すように
テスト周期が長い場合、つまり繰り返し周波数が
低いとき（ｆ＝2MHz）には経時的に出力OUTの
レベルは破線イで示す様にVth以下に低下してし
まう。実線ロは抵抗RTが正規に接続されている
（Ａ点での切断がない）状態での出力OUTの電圧
である。トランジスタQEFの入力がＨレベルであ
れば出力OUTもＨレベルを維持するので、結局
低い繰り返し周波数での試験では、Ａ点切断を示
す情報が実質的に次段に伝達されないので、出力
OUT1，OUT2からはこれを検出することが不可
能となる。第２図の点P1は次段の入力電流によ
つてその入力電圧（第３図の破線イに相当する）
がVth以下の最低電位に低下した点である。
第４図は現在の超大形電子計算機（CPU）の
基本クロツク（ｆ＝40MHz）で動作させた場合の
波形図で、破線イおよび実線ロはそれぞれ第３図
と対応する。第１図の出力OUTのレベルは、短
期内であればさほど低下しないので、ｆ＝40MHz
という高い繰り返し周波数ではVth以上の値をと
る。従つて、ｆ＝2MHzでテストした結果良品と
判断されて、ｆ＝40MHzで使用した場合には当然
誤動作する。
基本クロツク（ｆ＝40MHz）で動作させた場合の
波形図で、破線イおよび実線ロはそれぞれ第３図
と対応する。第１図の出力OUTのレベルは、短
期内であればさほど低下しないので、ｆ＝40MHz
という高い繰り返し周波数ではVth以上の値をと
る。従つて、ｆ＝2MHzでテストした結果良品と
判断されて、ｆ＝40MHzで使用した場合には当然
誤動作する。
この点を解決するためにはテスタの繰り返し周
波数を高速化すればよいが、次期の超大形電子計
算機の基本クロツクは100〜200MHz程度の高周波
が予定されており、これに見合うテスタがない場
合には満足なダイナミツクフアンクシヨンテスト
ができないことになる。（現在実用化されている
最高速のものが10〜20MHz、試作中のものでも50
〜100MHzのテスト周波数に過ぎない。） 本発明はこれを低い繰り返し周波数で行なうこ
とを可能とするものである。即ち本発明のECL
集積回路は出力段のエミツタホロワトランジスタ
のエミツタにプルダウン抵抗を接続してなる
ECL回路を多数内蔵したECL集積回路において、
各エミツタホロワトランジスタのエミツタ出力か
ら次段のECL回路の入力段のエミツタ共通接続
トランジスタのベース入力へ向かう経路に、テス
ト時にのみ、該プルダウン抵抗に通常流れる電流
よりは小さく、且つ次段の該ベース入力に通常流
れる電流よりは大きい値の補助電流を流すテスト
用回路を設け、該テスト用回路は通常使用時には
該経路に補助電流を流さないように構成されてな
ること参照しながらこれを詳細に説明する。
波数を高速化すればよいが、次期の超大形電子計
算機の基本クロツクは100〜200MHz程度の高周波
が予定されており、これに見合うテスタがない場
合には満足なダイナミツクフアンクシヨンテスト
ができないことになる。（現在実用化されている
最高速のものが10〜20MHz、試作中のものでも50
〜100MHzのテスト周波数に過ぎない。） 本発明はこれを低い繰り返し周波数で行なうこ
とを可能とするものである。即ち本発明のECL
集積回路は出力段のエミツタホロワトランジスタ
のエミツタにプルダウン抵抗を接続してなる
ECL回路を多数内蔵したECL集積回路において、
各エミツタホロワトランジスタのエミツタ出力か
ら次段のECL回路の入力段のエミツタ共通接続
トランジスタのベース入力へ向かう経路に、テス
ト時にのみ、該プルダウン抵抗に通常流れる電流
よりは小さく、且つ次段の該ベース入力に通常流
れる電流よりは大きい値の補助電流を流すテスト
用回路を設け、該テスト用回路は通常使用時には
該経路に補助電流を流さないように構成されてな
ること参照しながらこれを詳細に説明する。
第６図は本発明の一実施例を示す回路図で、
ECL1は前段のECL回路、ECL2，ECL3，……は
次段のECL回路（の入力段）である。ECL回路
ECL1は、エミツタを共通接続したトランジスタ
Q1〜Q3、コレクタ抵抗Rc1，Rc2および共通エミ
ツタ抵抗REEからなるECLゲート、つまりノアゲ
ートNORと、その出力を取り出すエミツタホロ
ワ回路EFとからなる。ノアゲートNORは、入力
IN1，IN2のいずれか一方が基準電圧VBBより高け
れば出力（トランジスタQEFの入力）をＬレベル
とし、また入力IN1，IN2共VBBより低ければ出力
をＨレベルとするものである。エミツタホロワ回
路EFは、ノアゲートNORの出力を電流増幅、電
圧シフトするもので、その構成は第１図と同様で
ある。
ECL1は前段のECL回路、ECL2，ECL3，……は
次段のECL回路（の入力段）である。ECL回路
ECL1は、エミツタを共通接続したトランジスタ
Q1〜Q3、コレクタ抵抗Rc1，Rc2および共通エミ
ツタ抵抗REEからなるECLゲート、つまりノアゲ
ートNORと、その出力を取り出すエミツタホロ
ワ回路EFとからなる。ノアゲートNORは、入力
IN1，IN2のいずれか一方が基準電圧VBBより高け
れば出力（トランジスタQEFの入力）をＬレベル
とし、また入力IN1，IN2共VBBより低ければ出力
をＨレベルとするものである。エミツタホロワ回
路EFは、ノアゲートNORの出力を電流増幅、電
圧シフトするもので、その構成は第１図と同様で
ある。
本発明は、このECL回路ECL1のEFトランジス
タQEFのエミツタ出力から次段のECL回路ECL2，
ECL3，……に至る経路Ｌに、テスト時にのみ、
通常プルダウン抵抗RTに流れる電流よりは小で、
次段のECL回路ECL2，ECL3，……の入力電流の
総和よりは大となる補助電流Ｉを流すテスト用回
路TCを接続したものである。本例で示すテスト
用回路TCは、ICチツプ外部に導出されたテスト
用端子Ｔと該経路Ｌとの間に図示極性の逆流阻止
用ダイオードＤとプルアツプ抵抗RPUとを直列接
続したもので、この回路TCは第７図に示すよう
に各ECL回路ECL1，ECL2，……の出力段に設け
られる。
タQEFのエミツタ出力から次段のECL回路ECL2，
ECL3，……に至る経路Ｌに、テスト時にのみ、
通常プルダウン抵抗RTに流れる電流よりは小で、
次段のECL回路ECL2，ECL3，……の入力電流の
総和よりは大となる補助電流Ｉを流すテスト用回
路TCを接続したものである。本例で示すテスト
用回路TCは、ICチツプ外部に導出されたテスト
用端子Ｔと該経路Ｌとの間に図示極性の逆流阻止
用ダイオードＤとプルアツプ抵抗RPUとを直列接
続したもので、この回路TCは第７図に示すよう
に各ECL回路ECL1，ECL2，……の出力段に設け
られる。
テスト端子Ｔは、常時は最低電位VEEに接続し
ておく。そして、テスト時には例えば高電位VCC
に接続する。このようにすれば通常使用時にはテ
スト用回路TCでの電力消費はなく、またECL回
路相互間の影響という問題も生じない。そしてテ
スト時に端子ＴをVCCに接続するとトランジスタ
QEFのエミツタ電位に応じて電流Ｉが流れようと
する。エミツタホロワ回路EFが正常でＡ点切断
がなければ、トランジスタQEFの入力がＨレベル
のとき電流Ｉはほどんど流れず、該入力がＬレベ
ルのとき電流Ｉは抵抗RTに流れる。従つて、
ECL回路ECL1のＨ，Ｌレベル出力はそのまま次
段に伝達される。
ておく。そして、テスト時には例えば高電位VCC
に接続する。このようにすれば通常使用時にはテ
スト用回路TCでの電力消費はなく、またECL回
路相互間の影響という問題も生じない。そしてテ
スト時に端子ＴをVCCに接続するとトランジスタ
QEFのエミツタ電位に応じて電流Ｉが流れようと
する。エミツタホロワ回路EFが正常でＡ点切断
がなければ、トランジスタQEFの入力がＨレベル
のとき電流Ｉはほどんど流れず、該入力がＬレベ
ルのとき電流Ｉは抵抗RTに流れる。従つて、
ECL回路ECL1のＨ，Ｌレベル出力はそのまま次
段に伝達される。
これに対し、Ａ点が切断されていると、トラン
ジスタQEFの入力がＬレベルのときに電流Ｉは次
段の入力に流れ続ける。従つて、第３図のように
経時的に出力電圧が低下することはなく、次段の
入力電圧はＨレベルに保たれる。これは論理的に
誤動作なので、第５図のように一定のデータ
DATAを入力すれば出力OUT1，OUT2は期待値
とは異なるものとなり、テスト周波数がいかに低
くてもダイナミツクフアンクシヨン不良が検出さ
れる。
ジスタQEFの入力がＬレベルのときに電流Ｉは次
段の入力に流れ続ける。従つて、第３図のように
経時的に出力電圧が低下することはなく、次段の
入力電圧はＨレベルに保たれる。これは論理的に
誤動作なので、第５図のように一定のデータ
DATAを入力すれば出力OUT1，OUT2は期待値
とは異なるものとなり、テスト周波数がいかに低
くてもダイナミツクフアンクシヨン不良が検出さ
れる。
以上述べたように本発明によれば、通常使用時
の動作周波数より低い繰り返し周波数のフアンク
シヨンテストで、通常使用時の誤動作につながる
ダイナミツクフアンクシヨン不良を検出できる利
点がある。
の動作周波数より低い繰り返し周波数のフアンク
シヨンテストで、通常使用時の誤動作につながる
ダイナミツクフアンクシヨン不良を検出できる利
点がある。
第１図はECL回路出力段のエミツタホロワ回
路を示す回路図、第２図は一般的なECL回路の
入力特性図、第３図および第４図は異なる繰り返
し周波数によるECL回路出力の応答特性図、第
５図はECL集積回路の概略図、第６図および第
７図は本発明の一実施例を示す回路図および概略
図である。 図中、ICはECL集積回路、ECL1〜ECL3はECL
回路、NORはノアゲート（ECLゲート）、EFは
エミツタホロワ回路、QEFはエミツタホロワトラ
ンジスタ、RTはプルダウン抵抗、TCはテスト用
回路である。
路を示す回路図、第２図は一般的なECL回路の
入力特性図、第３図および第４図は異なる繰り返
し周波数によるECL回路出力の応答特性図、第
５図はECL集積回路の概略図、第６図および第
７図は本発明の一実施例を示す回路図および概略
図である。 図中、ICはECL集積回路、ECL1〜ECL3はECL
回路、NORはノアゲート（ECLゲート）、EFは
エミツタホロワ回路、QEFはエミツタホロワトラ
ンジスタ、RTはプルダウン抵抗、TCはテスト用
回路である。
Claims (1)
- １ 出力段のエミツタホロワトランジスタのエミ
ツタにプルダウン抵抗を接続してなるECL回路
を多数内蔵したECL集積回路において、各エミ
ツタホロワトランジスタのエミツタ出力から次段
のECL回路の入力段のエミツタ共通接続トラン
ジスタのベース入力へ向かう経路に、テスト時に
のみ、該プルダウン抵抗に通常流れる電流よりは
小さく、且つ次段の該ベース入力に通常流れる電
流よりは大きい値の補助電流を流すテスト用回路
を設け、該テスト用回路は通常使用時には該経路
に補助電流を流さないように構成されてなること
を特徴とするECL集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184563A JPS57107637A (en) | 1980-12-25 | 1980-12-25 | Ecl integrated circuit |
| US06/327,692 US4410816A (en) | 1980-12-25 | 1981-12-04 | ECL Integrated circuit |
| EP81305983A EP0055571B1 (en) | 1980-12-25 | 1981-12-21 | Ecl integrated circuit |
| DE8181305983T DE3169482D1 (en) | 1980-12-25 | 1981-12-21 | Ecl integrated circuit |
| IE3065/81A IE53052B1 (en) | 1980-12-25 | 1981-12-23 | Ecl integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55184563A JPS57107637A (en) | 1980-12-25 | 1980-12-25 | Ecl integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57107637A JPS57107637A (en) | 1982-07-05 |
| JPH0357651B2 true JPH0357651B2 (ja) | 1991-09-02 |
Family
ID=16155390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55184563A Granted JPS57107637A (en) | 1980-12-25 | 1980-12-25 | Ecl integrated circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4410816A (ja) |
| EP (1) | EP0055571B1 (ja) |
| JP (1) | JPS57107637A (ja) |
| DE (1) | DE3169482D1 (ja) |
| IE (1) | IE53052B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162838A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Emitter coupling type logical circuit |
| JPS6065557A (ja) * | 1983-09-21 | 1985-04-15 | Fujitsu Ltd | 集積回路装置 |
| US4719418A (en) * | 1985-02-19 | 1988-01-12 | International Business Machines Corporation | Defect leakage screen system |
| US4656417A (en) * | 1985-07-29 | 1987-04-07 | International Business Machines Corporation | Test circuit for differential cascode voltage switch |
| JPS62146014A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | エミツタ結合論理回路 |
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| US4682058A (en) * | 1986-07-03 | 1987-07-21 | Unisys Corporation | Three-state logic circuit for wire-ORing to a data bus |
| US4967151A (en) * | 1988-08-17 | 1990-10-30 | International Business Machines Corporation | Method and apparatus for detecting faults in differential current switching logic circuits |
| US4942358A (en) * | 1988-11-02 | 1990-07-17 | Motorola, Inc. | Integrated circuit option identification circuit and method |
| US4902916A (en) * | 1988-11-14 | 1990-02-20 | International Business Machines Corporation | Identification of defects in emitter-coupled logic circuits |
| US5291075A (en) * | 1990-10-01 | 1994-03-01 | Motorola, Inc. | Fault detection circuit |
| US5614844A (en) * | 1994-01-27 | 1997-03-25 | Dyna Logic Corporation | High speed programmable logic architecture |
| US5742179A (en) * | 1994-01-27 | 1998-04-21 | Dyna Logic Corporation | High speed programmable logic architecture |
| US5463332A (en) * | 1994-07-22 | 1995-10-31 | National Semiconductor Corporation | Multiple differential input ECL or/nor gate |
| US6246259B1 (en) | 1998-02-23 | 2001-06-12 | Xilinx, Inc. | High-speed programmable logic architecture having active CMOS device drivers |
| JP4447515B2 (ja) | 2005-06-08 | 2010-04-07 | トヨタ紡織株式会社 | 車両用シートの操作レバー配置構造 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3430071A (en) * | 1965-04-05 | 1969-02-25 | Rca Corp | Logic circuit |
| US4074188A (en) * | 1975-08-01 | 1978-02-14 | Testline Instruments, Inc. | Low impedance fault detection system and method |
| JPS5931892B2 (ja) * | 1976-11-19 | 1984-08-04 | 日本電気株式会社 | 半導体集積回路 |
-
1980
- 1980-12-25 JP JP55184563A patent/JPS57107637A/ja active Granted
-
1981
- 1981-12-04 US US06/327,692 patent/US4410816A/en not_active Expired - Fee Related
- 1981-12-21 DE DE8181305983T patent/DE3169482D1/de not_active Expired
- 1981-12-21 EP EP81305983A patent/EP0055571B1/en not_active Expired
- 1981-12-23 IE IE3065/81A patent/IE53052B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0055571A2 (en) | 1982-07-07 |
| EP0055571B1 (en) | 1985-03-20 |
| IE813065L (en) | 1982-06-25 |
| IE53052B1 (en) | 1988-05-25 |
| EP0055571A3 (en) | 1982-12-01 |
| JPS57107637A (en) | 1982-07-05 |
| DE3169482D1 (en) | 1985-04-25 |
| US4410816A (en) | 1983-10-18 |
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