JPH04354366A - 半導体集積回路装置の出力回路 - Google Patents
半導体集積回路装置の出力回路Info
- Publication number
- JPH04354366A JPH04354366A JP3157577A JP15757791A JPH04354366A JP H04354366 A JPH04354366 A JP H04354366A JP 3157577 A JP3157577 A JP 3157577A JP 15757791 A JP15757791 A JP 15757791A JP H04354366 A JPH04354366 A JP H04354366A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- npn transistor
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- 239000000872 buffer Substances 0.000 abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は特に出力バッファの同時
動作によるノイズ発生を抑制した半導体集積回路装置の
出力回路に関する。
動作によるノイズ発生を抑制した半導体集積回路装置の
出力回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置は、図６に示
すようなＴＴＬレベル出力回路を備えている。このＴＴ
Ｌレベル出力回路は、ＮＰＮトランジスタ１とＮＰＮト
ランジスタ２でトーテムポール出力回路を構成し、出力
端子５をＮＰＮトランジスタ１のエミッタとＮＰＮトラ
ンジスタ２のコレクタを結線した点にとる。ＮＰＮトラ
ンジスタ１はＮＰＮトランジスタ３によって駆動され、
ＮＰＮトランジスタ２はＮＰＮトランジスタ４によって
駆動される。ＮＰＮトランジスタ１のコレクタと電源Ｖ
ＣＣとの間には、抵抗素子２８が接続されており、ＮＰ
Ｎトランジスタ３のベース及びＮＰＮトランジスタ４の
コレクタと電源ＶＣＣとの間には抵抗素子２７が接続さ
れている。
すようなＴＴＬレベル出力回路を備えている。このＴＴ
Ｌレベル出力回路は、ＮＰＮトランジスタ１とＮＰＮト
ランジスタ２でトーテムポール出力回路を構成し、出力
端子５をＮＰＮトランジスタ１のエミッタとＮＰＮトラ
ンジスタ２のコレクタを結線した点にとる。ＮＰＮトラ
ンジスタ１はＮＰＮトランジスタ３によって駆動され、
ＮＰＮトランジスタ２はＮＰＮトランジスタ４によって
駆動される。ＮＰＮトランジスタ１のコレクタと電源Ｖ
ＣＣとの間には、抵抗素子２８が接続されており、ＮＰ
Ｎトランジスタ３のベース及びＮＰＮトランジスタ４の
コレクタと電源ＶＣＣとの間には抵抗素子２７が接続さ
れている。
【０００３】さて、入力端子９がハイレベルであるとＮ
チャネルＭＯＳトランジスタ１０がオンするから、ＮＰ
Ｎトランジスタ２がオフし、一方でインバータ１１を介
して反転した信号によってＮＰＮトランジスタ４がオフ
し、ＮＰＮトランジスタ１，３がオンすることにより、
出力端子５はハイレベルになる。
チャネルＭＯＳトランジスタ１０がオンするから、ＮＰ
Ｎトランジスタ２がオフし、一方でインバータ１１を介
して反転した信号によってＮＰＮトランジスタ４がオフ
し、ＮＰＮトランジスタ１，３がオンすることにより、
出力端子５はハイレベルになる。
【０００４】次に、入力端子９がローレベルであるとき
を考える。このとき、ＮチャネルＭＯＳトランジスタ１
０はオフし、ＮＰＮトランジスタ４がオンするので、Ｎ
ＰＮトランジスタ１，３がオフし、ＮＰＮトランジスタ
２がオンする。即ち、ＮＰＮトランジスタ２のコレクタ
電流が出力端子５に接続された外部負荷容量を放電する
ことになる。
を考える。このとき、ＮチャネルＭＯＳトランジスタ１
０はオフし、ＮＰＮトランジスタ４がオンするので、Ｎ
ＰＮトランジスタ１，３がオフし、ＮＰＮトランジスタ
２がオンする。即ち、ＮＰＮトランジスタ２のコレクタ
電流が出力端子５に接続された外部負荷容量を放電する
ことになる。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の半導体集積回路装置に備えられたＴＴＬレベル出力
回路では、最終段トランジスタがオンした時に急激に電
流が流れ、この電流がグランド電源線に流れたとき、グ
ランド電源線のインピーダンスにより、グランド電位が
浮き上がってしまう。このとき、このグランド電源線を
直接的又は間接的に共有しているＴＴＬレベル入力回路
又はＴＴＬレベル出力回路において、グランド電位の上
昇により入力しきい値電位及び出力レベルが上昇する。 これによるノイズマージン減少が問題となる。
来の半導体集積回路装置に備えられたＴＴＬレベル出力
回路では、最終段トランジスタがオンした時に急激に電
流が流れ、この電流がグランド電源線に流れたとき、グ
ランド電源線のインピーダンスにより、グランド電位が
浮き上がってしまう。このとき、このグランド電源線を
直接的又は間接的に共有しているＴＴＬレベル入力回路
又はＴＴＬレベル出力回路において、グランド電位の上
昇により入力しきい値電位及び出力レベルが上昇する。 これによるノイズマージン減少が問題となる。
【０００６】特に、このようなＴＴＬレベル出力バッフ
ァが複数個隣接して配置されている場合、これらのＴＴ
Ｌレベル出力バッファが同時動作した場合に発生するグ
ランドレベルの変動が極めて大きく、他の入力バッファ
及び出力バッファを誤動作させるという問題点があった
。また、この問題は近年の高速化対応バッファを使用し
たときに起こりやすく、特に種々の制約であまり安定し
ていないグランド電源を使わざるを得ないウェハテスト
において、又はパッケージに組み込んだ後の選別テスト
において、大きな問題点であった。
ァが複数個隣接して配置されている場合、これらのＴＴ
Ｌレベル出力バッファが同時動作した場合に発生するグ
ランドレベルの変動が極めて大きく、他の入力バッファ
及び出力バッファを誤動作させるという問題点があった
。また、この問題は近年の高速化対応バッファを使用し
たときに起こりやすく、特に種々の制約であまり安定し
ていないグランド電源を使わざるを得ないウェハテスト
において、又はパッケージに組み込んだ後の選別テスト
において、大きな問題点であった。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ウエハテスト等において出力回路の同時動
作等により不必要な大出力電流が生じることを防止し、
これに起因するノイズを低減し、半導体集積回路の誤動
作を防止することができる半導体集積回路装置の出力回
路を提供することを目的とする。
のであって、ウエハテスト等において出力回路の同時動
作等により不必要な大出力電流が生じることを防止し、
これに起因するノイズを低減し、半導体集積回路の誤動
作を防止することができる半導体集積回路装置の出力回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路装置の出力回路は、第１及び第２の電源間に接続さ
れた第１及び第２のトランジスタと、このトランジスタ
の相互接続点に接続された出力端子と、第１又は第２の
電源と第１又は第２のトランジスタとの間に接続され、
コントロール信号によって電流値が変化する回路又はコ
ントロール信号によって抵抗値が変化する可変抵抗素子
を備えた出力電流制御回路と、を有することを特徴とす
る。
回路装置の出力回路は、第１及び第２の電源間に接続さ
れた第１及び第２のトランジスタと、このトランジスタ
の相互接続点に接続された出力端子と、第１又は第２の
電源と第１又は第２のトランジスタとの間に接続され、
コントロール信号によって電流値が変化する回路又はコ
ントロール信号によって抵抗値が変化する可変抵抗素子
を備えた出力電流制御回路と、を有することを特徴とす
る。
【０００９】
【作用】本発明においては、前記コントロール信号によ
って出力電流制御回路の抵抗値又は電流値を変化させる
ので、出力電流をコントロール信号により変化させるこ
とができる。これにより、コントロール信号によって、
出力波形の立ち上がり時間又は立ち下がり時間を変化さ
せることができ、出力回路の同時動作等により発生する
不必要な大出力電流に起因するノイズを低減することが
でき、半導体集積回路装置の誤動作を防止できる。
って出力電流制御回路の抵抗値又は電流値を変化させる
ので、出力電流をコントロール信号により変化させるこ
とができる。これにより、コントロール信号によって、
出力波形の立ち上がり時間又は立ち下がり時間を変化さ
せることができ、出力回路の同時動作等により発生する
不必要な大出力電流に起因するノイズを低減することが
でき、半導体集積回路装置の誤動作を防止できる。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１は本発明の実施例に係る半導体集積回
路装置が備えるＴＴＬ出力バッファを示す回路図である
。ＮＰＮトランジスタ１とＮＰＮトランジスタ２でトー
テムポール出力回路を構成し、出力端子５をＮＰＮトラ
ンジスタ１のエミッタとＮＰＮトランジスタ２のコレク
タとを結線した点にとる。ＮＰＮトランジスタ１はＮＰ
Ｎトランジスタ３によって駆動され、ＮＰＮトランジス
タ２はＮＰＮトランジスタ４によって駆動される。さて
、入力端子９がハイレベルであると、ＮチャネルＭＯＳ
トランジスタ１０がオンするから、ＮＰＮトランジスタ
２がオフし、一方でインバータ１１を介して反転した信
号によってＮＰＮトランジスタ４がオフし、ＮＰＮトラ
ンジスタ１，３がオンすることにより、出力端子５はハ
イレベルになる。このときのＮＰＮトランジスタ１のエ
ミッタ電流は可変抵抗素子７の抵抗値及び可変抵抗素子
６の抵抗値によって決定される。
路装置が備えるＴＴＬ出力バッファを示す回路図である
。ＮＰＮトランジスタ１とＮＰＮトランジスタ２でトー
テムポール出力回路を構成し、出力端子５をＮＰＮトラ
ンジスタ１のエミッタとＮＰＮトランジスタ２のコレク
タとを結線した点にとる。ＮＰＮトランジスタ１はＮＰ
Ｎトランジスタ３によって駆動され、ＮＰＮトランジス
タ２はＮＰＮトランジスタ４によって駆動される。さて
、入力端子９がハイレベルであると、ＮチャネルＭＯＳ
トランジスタ１０がオンするから、ＮＰＮトランジスタ
２がオフし、一方でインバータ１１を介して反転した信
号によってＮＰＮトランジスタ４がオフし、ＮＰＮトラ
ンジスタ１，３がオンすることにより、出力端子５はハ
イレベルになる。このときのＮＰＮトランジスタ１のエ
ミッタ電流は可変抵抗素子７の抵抗値及び可変抵抗素子
６の抵抗値によって決定される。
【００１２】図２は可変抵抗素子の構成を示す平面図で
ある。１２はゲート端子、１３，１４は抵抗素子、１５
はソース領域、１６はドレイン領域、１７はソース電極
、１８はドレイン電極である。
ある。１２はゲート端子、１３，１４は抵抗素子、１５
はソース領域、１６はドレイン領域、１７はソース電極
、１８はドレイン電極である。
【００１３】図３は可変抵抗素子の等価回路である。２
９は図２に示す電極１７，１８，２０で構成されるＭＯ
Ｓトランジスタ、３０はＭＯＳトランジスタ２９のオン
抵抗、３１はコンタクト１９とドレイン電極１８との間
のドレイン領域１６で構成された抵抗である。
９は図２に示す電極１７，１８，２０で構成されるＭＯ
Ｓトランジスタ、３０はＭＯＳトランジスタ２９のオン
抵抗、３１はコンタクト１９とドレイン電極１８との間
のドレイン領域１６で構成された抵抗である。
【００１４】次に、可変抵抗素子の動作について説明す
る。図３の等価回路において、ゲート端子１２のレベル
によってＮチャネルＭＯＳトランジスタ２９をオン／オ
フ制御し、抵抗３０、３１で構成する合成抵抗への抵抗
３０の寄与を制御し、抵抗素子１３，１４間に現れる抵
抗値を可変とするものである。この可変抵抗素子を図１
に示したＴＴＬ出力回路中の抵抗素子６，７として使用
し、ゲート端子１２をコントロール端子８に接続すれば
、コントロール端子８のレベルを変化させることにより
、ＮＰＮトランジスタ１のエミッタ電流値を変化させる
ことができる。次に、入力端子９がローレベルであると
きを考える。このとき、ＮチャネルＭＯＳトランジスタ
１０はオフし、ＮＰＮトランジスタ４がオンするので、
ＮＰＮトランジスタ１，３がオフし、ＮＰＮトランジス
タ２がオンする。即ち、ＮＰＮトランジスタ２のコレク
タ電流が出力端子５に接続された外部負荷容量を放電す
ることになる。このときのコレクタ電流は可変抵抗素子
７の抵抗値によって調節される。
る。図３の等価回路において、ゲート端子１２のレベル
によってＮチャネルＭＯＳトランジスタ２９をオン／オ
フ制御し、抵抗３０、３１で構成する合成抵抗への抵抗
３０の寄与を制御し、抵抗素子１３，１４間に現れる抵
抗値を可変とするものである。この可変抵抗素子を図１
に示したＴＴＬ出力回路中の抵抗素子６，７として使用
し、ゲート端子１２をコントロール端子８に接続すれば
、コントロール端子８のレベルを変化させることにより
、ＮＰＮトランジスタ１のエミッタ電流値を変化させる
ことができる。次に、入力端子９がローレベルであると
きを考える。このとき、ＮチャネルＭＯＳトランジスタ
１０はオフし、ＮＰＮトランジスタ４がオンするので、
ＮＰＮトランジスタ１，３がオフし、ＮＰＮトランジス
タ２がオンする。即ち、ＮＰＮトランジスタ２のコレク
タ電流が出力端子５に接続された外部負荷容量を放電す
ることになる。このときのコレクタ電流は可変抵抗素子
７の抵抗値によって調節される。
【００１５】このようにして、コントロール端子８の信
号電位によってＴＴＬの出力回路の出力電流値を変化さ
せることにより、この出力電流によって引き起こされる
グランドレベルのゆれを制御することができる。
号電位によってＴＴＬの出力回路の出力電流値を変化さ
せることにより、この出力電流によって引き起こされる
グランドレベルのゆれを制御することができる。
【００１６】図４は本発明の第２の実施例を示す回路図
である。本実施例においては、図１に示す可変抵抗素子
７，６の替わりに、夫々ＮチャネルＭＯＳトランジスタ
２１、抵抗素子２２，２３で構成される可変抵抗回路と
、ＮチャネルＭＯＳトランジスタ２４、抵抗素子２５，
２６で構成される可変抵抗回路とが使用されている。本
回路は図２の可変抵抗素子の等価回路（図３）と全く等
価の回路を個別素子で構成したものであり、第１の実施
例と全く同様にＴＴＬ出力回路の出力電流を変化させる
ことができる。本実施例においては、抵抗素子２２，２
３，２５，２６の構成材料を自由に選択できるため、抵
抗値を自由に選択できるという利点がある。
である。本実施例においては、図１に示す可変抵抗素子
７，６の替わりに、夫々ＮチャネルＭＯＳトランジスタ
２１、抵抗素子２２，２３で構成される可変抵抗回路と
、ＮチャネルＭＯＳトランジスタ２４、抵抗素子２５，
２６で構成される可変抵抗回路とが使用されている。本
回路は図２の可変抵抗素子の等価回路（図３）と全く等
価の回路を個別素子で構成したものであり、第１の実施
例と全く同様にＴＴＬ出力回路の出力電流を変化させる
ことができる。本実施例においては、抵抗素子２２，２
３，２５，２６の構成材料を自由に選択できるため、抵
抗値を自由に選択できるという利点がある。
【００１７】図５は本発明においてコントロール信号を
変化させ、抵抗値を倍及び半分に変化させた場合のＴＴ
Ｌ出力波形を示す。この図５から明らかなように、本発
明により、数ｎｓｅｃのオーダーで波形をなまらせるこ
とができる。
変化させ、抵抗値を倍及び半分に変化させた場合のＴＴ
Ｌ出力波形を示す。この図５から明らかなように、本発
明により、数ｎｓｅｃのオーダーで波形をなまらせるこ
とができる。
【００１８】
【発明の効果】以上説明したように本発明は、半導体集
積回路装置が備える出力回路の出力電流をコントロール
信号によって変化させることができるため、ウェハテス
ト等において出力回路の同時動作等による不必要な大出
力電流に起因するノイズを小さくすることができ、半導
体集積回路装置の誤動作を防ぐことができる。出力電流
の制御方法が通常のロジック信号であるため、テストパ
ターン中にこの信号をいれておけばよく、実使用時ウェ
ハテスト時を問わず、極めて簡単に誤動作を防ぐ出力回
路を構成でき、また必要時には高速な出力回路を構成で
きるという効果を奏する。
積回路装置が備える出力回路の出力電流をコントロール
信号によって変化させることができるため、ウェハテス
ト等において出力回路の同時動作等による不必要な大出
力電流に起因するノイズを小さくすることができ、半導
体集積回路装置の誤動作を防ぐことができる。出力電流
の制御方法が通常のロジック信号であるため、テストパ
ターン中にこの信号をいれておけばよく、実使用時ウェ
ハテスト時を問わず、極めて簡単に誤動作を防ぐ出力回
路を構成でき、また必要時には高速な出力回路を構成で
きるという効果を奏する。
【図１】本発明の第１の実施例に係る半導体集積回路装
置のＴＴＬレベル出力回路を示す回路図である。
置のＴＴＬレベル出力回路を示す回路図である。
【図２】図１に示すＴＴＬレベル出力回路中に使われる
可変抵抗素子の構成を示す平面図である。
可変抵抗素子の構成を示す平面図である。
【図３】図２に示す可変抵抗素子の等価回路図である。
【図４】本発明の第２の実施例に係る半導体集積回路装
置のＴＴＬレベル出力回路を示す回路図である。
置のＴＴＬレベル出力回路を示す回路図である。
【図５】本発明にてコントロール信号を変化させた場合
のＴＴＬ出力波形の一例を示す波形図である。
のＴＴＬ出力波形の一例を示す波形図である。
【図６】従来の半導体集積回路装置のＴＴＬレベル出力
回路を示す回路図である。
回路を示す回路図である。
１〜４；ＮＰＮトランジスタ
５；出力端子
６，７；可変抵抗素子
８；コントロール端子
９；入力端子
１０，２１，２４，２９；ＮチャネルＭＯＳトランジス
タ １１；インバータ １２；ゲート端子 １３，１４；抵抗端子 １５；ソース領域 １６；ドレイン領域 １７；ソース電極 １８；ドレイン電極 １９；コンタクト ２０；ゲート電極 ２２，２３；抵抗素子 ２５〜２８；抵抗素子 ３０；オン抵抗 ３１；抵抗
タ １１；インバータ １２；ゲート端子 １３，１４；抵抗端子 １５；ソース領域 １６；ドレイン領域 １７；ソース電極 １８；ドレイン電極 １９；コンタクト ２０；ゲート電極 ２２，２３；抵抗素子 ２５〜２８；抵抗素子 ３０；オン抵抗 ３１；抵抗
Claims (1)
- 【請求項１】 第１及び第２の電源間に接続された第
１及び第２のトランジスタと、このトランジスタの相互
接続点に接続された出力端子と、第１又は第２の電源と
第１又は第２のトランジスタとの間に接続され、コント
ロール信号によって電流値が変化する回路又はコントロ
ール信号によって抵抗値が変化する可変抵抗素子を備え
た出力電流制御回路と、を有することを特徴とする半導
体集積回路装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03157577A JP3109141B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体集積回路装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03157577A JP3109141B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体集積回路装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354366A true JPH04354366A (ja) | 1992-12-08 |
| JP3109141B2 JP3109141B2 (ja) | 2000-11-13 |
Family
ID=15652737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03157577A Expired - Fee Related JP3109141B2 (ja) | 1991-05-31 | 1991-05-31 | 半導体集積回路装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109141B2 (ja) |
-
1991
- 1991-05-31 JP JP03157577A patent/JP3109141B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3109141B2 (ja) | 2000-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4866304A (en) | BICMOS NAND gate | |
| JP2922028B2 (ja) | 半導体集積回路の出力回路 | |
| JP2536871B2 (ja) | オフ・チップ駆動回路 | |
| US5146159A (en) | Pin driver for in-circuit test apparatus | |
| JPH0879050A (ja) | ＢｉＣＭＯＳ論理回路 | |
| US4229670A (en) | Integrated circuit having first and second internal circuits controlled by a common input terminal | |
| JPH04354366A (ja) | 半導体集積回路装置の出力回路 | |
| KR940005508B1 (ko) | 출력회로 | |
| US5057714A (en) | BiCMOS integrated circuit device utilizing Schottky diodes | |
| JP2699823B2 (ja) | 半導体集積回路 | |
| KR940005975B1 (ko) | 출력회로 | |
| JP2546904B2 (ja) | 半導体論理回路 | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| US5510744A (en) | Control circuit for reducing ground and power bounce from an output driver circuit | |
| JP2638016B2 (ja) | 半導体回路 | |
| JP2626538B2 (ja) | 半導体装置 | |
| JPH04167813A (ja) | 半導体集積回路装置 | |
| JPH0212867A (ja) | 半導体集積回路 | |
| JPS58103230A (ja) | スイツチング回路 | |
| JP2924465B2 (ja) | 半導体集積回路 | |
| KR0120718B1 (ko) | 프로그램이 가능한 입/출력 패드 셀 | |
| JPH088720A (ja) | トライステート・バッファ | |
| JPH0832421A (ja) | 遅延論理回路素子 | |
| JP3008469B2 (ja) | 半導体集積回路 | |
| KR930010944B1 (ko) | 바이씨모스 로직의 다중 입력 낸드회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |