KR0120718B1

KR0120718B1 - 프로그램이 가능한 입/출력 패드 셀

Info

Publication number: KR0120718B1
Application number: KR1019940022868A
Authority: KR
Inventors: 조한진
Original assignee: 양승택; 한국전자통신연구원
Priority date: 1994-09-10
Filing date: 1994-09-10
Publication date: 1997-11-04
Also published as: KR960012717A

Abstract

본 발명은 사용자가 필요에 따라 입/출력을 결정할 뿐만 아니라 입력의 형태 및 출력의 구동 전류도 결정할 수 있는 프로그램이 가능한 입/출력 패드 셀에 관한 것이다.

본 발명의 입력 패드 셀은 입력단(IN)으로부터 출력단(CORE)사이에 접속된 적어도 두개 이상의 인버터(INB1, INB2)체인과, 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인이 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos트랜지스터(Mn1)와, 임계전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워 노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2)와, 상기 제2nmos트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL 제어신호 입력단(TTL)에 게이트가 접속되며, 접지 노드(GND)에 소스가 접속되어 있는 제3nmos트랜지스터(Mn3)로 구성된다.

또한, 본 발명의 출력 패드 셀은 통상의 출력 버퍼에 이밸류에이션(evaluation)트랜지스터를 부가하여 구성되거나, 적어도 하나 이상의 패스 트랜지스터 또는 트랜스미션 게이트를 더 포함하여 구성되거나, 출력 버퍼에 적어도 하나의 논리 게이트를 부가하여 프로그램이 가능한 출력 패드 셀을 구성할 수 있다.

Description

프로그램이 가능한 입/출력 패드 셀

제1도는 본 발명에 의한 프로그램이 가능한 입/출력 패드 셀의 기능도.

제2도는 본 발명의 TTL입력 패드 셀의 회로도.

제3도는 본 발명의 제1실시예에 의한 프로그램이 가능한 출력 패드 셀의 회로도.

제4도는 본 발명의 제2실시예에 의한 패스 트랜지스터를 이용한 프로그램이 가능한 출력 패드 셀의 회로도.

제5도는 본 발명의 제3실시예에 의한 논리 게이트를 이용한 프로그램이 가능한 출력패드 셀의 회로도.

제6도는 종래의 TTL 입력 패드 셀의 회로도.

제7도는 종래의 대표적인 삼상(tri-state) 출력버퍼의 회로도.

제8도는 제7도의 출력버퍼 두개를 이용하여 구성된 프로그램이 가능한 삼상 출력 패드 셀의 개략적인 회로도이다.

[기술 분야]

본 발명은 디지탈 전자회로에 관한 것으로서, 보다 상세하게는 사용자가 필요에 따라 입/출력을 결정할 뿐만 아니라 입력의 형태 및 출력의 구동전류도 결정할 수 있는 프로그램이 가능한 입/출력 패드 셀에 관한 것이다.

[발명의 배경]

프로그램이 가능한 패드 셀(Pad Cell)은 통상적으로, 현장가공형 반도체(FPGA : Field Programmable Gate Array)나 PLD(Programmable Logic Device)에 사용되고 있다.

현장가공형 반도체는 사용자가 현장에서 원하는 회로를 구현할 수 있도록 프로그램이 가능한 금속선(metal line)과 입력에 따라 다른 논리를 구현하는 로직 모듈(logic module)로 구성되어 있다. 논리회로를 하드웨어로 구현하는데는 논리를 구현하는 코어(core)부분과 외부와의 연결을 위한 입력과 출력 패드 셀이 필요하다. 이러한 현장가공형 반도체(FPGA)는 칩의 종류에 따라 파워패드(power pad)의 수와 사용할 수 있는 입력과 출력 패드의 수가 정해진다.

구현하려는 회로가 사용하는 패드의 다양한 요구를 만족시켜 FPGA칩의 선정이 패드에 의해 제한되지 않도록 하기 위해서, FPGA의 대부분의 신호 패드(signal pad)는 프로그램에 따라 입력, 출력 또는 양방향성(bi-directional)입/출력 패드로 변환이 가능하여야 한다.

이들 가운데 상기 입력 옵션(option)으로는 TTL(Transistor Transistor Logi c), CMOS 및 쉬미트트리거(Schmitt Trigger)등이 있다. 출력은 가능한한 여러 가지 구동전류, 예컨데 1mA, 2mA, 4mA, 8mA등의 지원이 가능하여야 한다.

이와 더불어 고려되어야 할 중요한 사항으로는 패드 셀의 크기이다.

패드셀의 크기가 커지면 정해진 원판에 많은 패드가 들어가지 못하기 때문이다.

따라서, 상술한 옵션들이 가능하면서도 점유면적이 작은 패드 셀이 요구된다.

또한, 상술한 출력의 구동전류 옵션과 파워 패드의 위치 및 갯수 등은 함께 고려되어야 한다.

그 이유는 VDD/GND 패드의 위치가 고정되어 있고 사용자가 부가적인 파워 패드를 정의할 수 없는 상황에 놓여 있는 경우, 큰 구동전류의 출력이 인접하여 사용된다면, 그라운드 바운싱(ground bouncing)현상이 발생되기 때문이다.

칩의 성능에 영향을 미치는 또 다른 중요한 요소는 입력 및 출력 패드 셀의 지연 시간이다.

[발명의 목적]

본 발명은 이러한 기술적 배경하에서 창출된 것으로서, 그 목적은 셀의 성능을 극대화시킴과 동시에 패드 셀의 면적을 극소화시킬 수 있는 프로그램이 가능한 입력 및 출력 패드 셀을 제공하는 데 있다.

[발명의 요약]

상기 목적을 달성하기 위한 본 발명의 입력 패드 셀은 입력단(IN)으로부터 출력단(CORE)사이에 접속된 적어도 두개 이상의 인버터(INB1, INB2)체인; 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인이 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos 트랜지스터(Mn1); 임계전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2) ; 및 상기 제2nmos트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL제어신호 입력단(TTL)에 게이트가 접속되며, 접지노드(GND)에 소스가 접속되어 있는 제3nmos 트랜지스터(Mn3)로 구성된 것을 특징으로 한다.

본 발명의 프로그램이 가능한 출력 패드 셀은 통상의 출력 버퍼에 이밸류에이션(evaluation)트랜지스터를 부가하여 구성된 것을 특징으로 한다.

또한, 본 발명의 출력 패드 셀은 통상의 출력 버퍼를 구비하며, 적어도 하나 이상의 패스 트랜지스터 또는 트랜스미션 게이트를 더 포함하여 구성된 것을 특징으로 한다.

본 발명의 또 다른 특징으로는 출력 버퍼에 적어도 하나의 논리 게이트를 부가하여 프로그램이 가능한 출력 패드 셀을 구성하는 것이다.

[실시예]

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.

제1도는 본 발명의 프로그램이 가능한 입/출력 패드셀의 기능도(functional diagram)를 도시한 것으로서, 입력 옵션들을 가진 입력 버퍼(TB1)와 출력 옵션을 구비한 출력 버퍼(TB2)로 이루어져 양 방향성 기능을 수행할 수 있도록 구성된다. 또한, 패드가 사용되지 않을 때, 패드 상태를 논리 1이나 논리 0로 만드는 풀-업 저항(PULL-UP)과 풀-다운 저항(PULL-DOWN)으로 구성된다.

제1도에서 참조부호 TB1은 출력 구동하는 삼상버퍼(tri-buffer)를 나타내며, TB2는 입력 버퍼를 나타낸다.

상기 출력 버퍼(TB1)는 제어신호 C2와 C4에 의해 각종의 구동전류의 출력을 구현하고, 상기 입력 버퍼(TB2)는 입력 상태를 결정한다. 입력 옵션들로는 CMOS, TTL, 쉬미트트리거(Schmitt trigger)입력 등이 있다.

상기 CMOS 입력은 5V CMOS코어내부의 논리와 동일하기 때문에, 변환기를 거치지 않고 바로 입력될 수 있다.

상기 쉬미트 트리거 입력 버퍼는 잡음 여유(noise margin)을 조절할 수 있기 때문에 잡음이 많은 입력 신호의 경우에 사용된다.

쉬미트 트리거 입력버퍼를 구현하기 위해서는 특수한 회로가 부가된다. TTL입력은 TTL 출력 드라이버의 출력하이 전압과 출력 로우전압의 비(VOH/VOL)가 2.7Volts/0.5Volts이므로, CMOS 코어의 5V CMOS 논리가 동작되기 위해서는 전압 변환기(level-shifter)를 필요로 하고 있다.

종래, 전압 변환기의 구현방식에는 두가지 방식이 있다. 첫번째 방식은 입력 버퍼의 pmos와 nmos트랜지스터의 크기를 조절함으로써 임계(threshold)전압을 대략 1.6Volts로 조정하는 방법인데, 옵션에 따라 입력 방식을 정하는 데에는 적합치 않기 때문에 잘 사용되지 않고 있다. 두번째 방식은 큰 풀-업 저항을 입력 버퍼의 입력단에 연결하여 전압 수준(voltage level)을 조정하는 방법이다.

제6도는 종래 큰 풀-업 저항(Rup)을 이용한 TTL입력 패드 셀의 회로도이다.

제6도의 회로도에 도시되어 있는 바와같이, 입력 신호가 하이 즉, 2.7Volts일때, 입력(DATA)노드는 큰 풀-업 저항(Rup)때문에 5Volts가 된다.

따라서, pmos트랜지스터(Mp)는 개방되고, nmos트랜지스터(Mn)은 도통되어 코어 노드(CORE)는 0Volts로 다운된다.

이와는 반대로, 입력이 로우 즉, 0.5Volts인 경우, 상기 풀-업 저항(Rup)(약; 10k?)은 TTL출력 트랜지스터(Mnd)의 도통 저항보다 훨씬 커, 입력 노드(DATA)는 0Volts로 유지된다.

따라서, 코아 노드(CORE)는 5Volts로 업된다.

그러나, 상술한 바와 같이, 풀-업 저항에 따라 입력 상태가 결정되는 종래 TTL입력 패드셀은 입력노드의 상태가 바뀔 때, 즉 상기 DATA 노드가 5V로 올라갈때나 0V로 내려갈 때, 상기 큰 풀-업 저항(Rup)과 트랜지스터(Mp, Mn)들의 입력 캐패시턴스에 의해 발생되는 RC시간상수로 인하여 큰 지연 시간을 갖게 되어, 셀 성능 저하의 주요인으로 작용하고 있다.

본 발명에서는 상술한 문제점을 해소하기 위해 풀-업 조항(Rup)을 없애고 비교적 간단한 구성을 갖는 입력 버퍼를 제공함으로써, 지연 시간과 면적의 오버헤드(overhead)를 감소시킬 수 있다.

본 발명의 프로그램이 가능한 TTL입력 패드셀은 제2도의 회로도에 도시한 바와같이, 적어도 두개의 인버터와 3개의 트랜스터로 구성된다.

즉, 입력단(IN)으로부터 출력단(CORE)사이에 접속된 적어도 두개이상의 인버터(INB1, INB2)체인과, 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos 트랜지스터(Mn1)와, 임계 전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워 노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2), 및 상기 제2nmos 트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL제어신호 입력단(TTL)에 게이트가 접속되며, 접지노드(GND)에 소스가 접속되어 있는 제3nmos트랜지스터(Mn3)로 구성되어 있다.

이러한 구성을 갖는 본 발명의 입력 버퍼의 동작을 살펴보면 다음과 같다.

먼저, 상기 제어신호 입력단(TTL)을 통하여 입력된 TTL신호가 논리 0인 경우, 제3nmos트랜지스터(Mn3)는 개방되어 CMOS의 입력 버퍼가 된다.

TTL입력신호가 논리 1인 경우에는 제3nmos트랜지스터(Mn3)는 도통되어, 상기 입력단(IN)의 입력신호에 의해 출력신호가 제어된다. 즉, 입력신호(IN)가 하이 즉, 2.7V일때 제1nmos트랜지스터(Mn1)는 도통되어, 출력단(CORE)의 출력신호를 5V로 올린다.

입력 신호가 로우(0.5V)인 경우에는 상기 제1nmos 트렌지스터(Mn1)는 개방되어 출력신호를 0v로 내린다.

이때, 상기 제2nmos 트랜지스터(Mn2)는 임계전압을 1.5V로 조정할 수 있도록 상기 제1트랜지스터(Mn1)와 제2트랜지스터(Mn2)사이에 접속된다.

이상 설명한 바와같이, 본 발명의 입력 패드 셀은 비교적 간단한 구성으로 지연 시간을 감소시킬 수 있으며, TTL제어신호에 의해 프로그램이 가능하기 때문에 면적의 오버헤드를 줄일 수 있다.

다음은 본 발명에 의해 프로그램이 가능한 출력 패드 셀의 바람직한 실시예들의 설명에 앞서, 종래의 대표적인 삼상 출력 패드셀의 예를 제7도 및 제8도를 참조하여 설명한 것이다.

통상의 삼상 출력 패드 셀은 제7도의 회로도에 도시한 바와 같이, 입력신호(DATA)에 게이트들이 접속된 인버터(M1, M2)와, 제어신호(EN)의 반전된 입력과 반전되지 않은 입력에 게이트들이 각각 연결된 인버터(M3, M4)와 ,상기 인버터들 사이에 접속되어 있는 하나의 트랜스미션(transmission)게이트 또는 패스 트랜지스터(P1)와, 출력 구동전류를 선택하기 위한 풀-업 트랜지스터(M5) 및 풀-다운 트랜지스터(M6)로 구성된다.

이와 같이 구성된 종래 삼상 출력 버퍼에 대한 기능적 설명은 다음과 같다.

제어신호(EN)가 인에이블 즉, 논리 0이면, 트랜지스터 M3, M4는 개방되며, 패스 트랜지스터(P1)는 도통되어 인버터 두개가 이어져 있는 출력 버퍼로 동작된다. 만약, 제어신호(EN)가 논리 1이 되면 패스 트랜지스터(P!)는 개방되고 M3, M4는 도통된다.

따라서, 출력 구동전류를 결정하는 트랜지스터 M5, M6는 개방되어 출력을 고 임피던스 상태로 만든다.

제8도는 제7도의 삼상 출력 버퍼 두개를 사용하여 프로그램이 가능한 출력 패드셀을 구성한 개략적인 회로도로서, 두개의 제어신호(C2, C4)를 사용하여 삼상 출력 버퍼, tribuff1과 tribuff2를 각각 제어하여 출력 구동전류를 결정하는 것이다.

그러나, 이러한 출력 패드 셀은 입력단(DATA)에서 출력 패드(PAD)까지의 지연시간은 짧은 반면, 입력단의 입력 캐패시턴스가 증가하여 이 입력단의 상태를 바꾸기 위해서는 부가적인 지연시간이 요구되기 때문에 전체적인 지연시간은 증가된다.

또한, 두개 또는 그 이상의 출력 버퍼들이 사용되기 때문에 패드셀의 면적이 커지게 된다.

본 발명의 제1실시예에 의한 출력 패드셀은 상술한 삼상 출력 버퍼에 두개의 pmos트랜지스터와 두개의 nmos트랜지스터들을 부가하고, 이들을 이용하여 출력 구동전류를 선택할 수 있도록 한 것이다.

본 발명의 제1실시예에 의한 출력 패드 셀은 제3도의 회로도에 도시된 바와 같이, 제7도에 도시된 바와 같은 통상의 삼상 출력 버퍼를 포함하고, 다른 하나의 제어신호(C4)에 게이트가 접속되고, 파워노드(VDD)에 소스가 접속된 제1pmos트랜지스터(Mpeval)와, 상기 제1pmos트랜지스터(Mpeval)의 드레인에 소스가 접속되고, 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 게이트가 접속되며, 출력 노드(PAD)에 드레인이 접속된 제2pmos트랜지스터(M7)와, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트에 게이트가 접속되고, 상기 출력 노드(PAD)에 드레인이 접속된 제1nmos 트랜지스터(M8)와, 상기 제1nmos 트랜지스터(M8)소스에 드레인이 접속되고, 상기 다른 하나의 제어신호(C4)의 반전된 신호에 게이트가 접속되며, 접지노드(GND)에 소스가 접속된 제2nmos트랜지스터(Mneval)로 구성된다.

상술한 구성을 갖는 본 발명의 출력 패드 셀의 동작은 다음과 같다.

제어신호(C2)가 논리 0인 경우, 패드 트랜지스터(P1)는 도통되어 상술한 M1, M2, M3 및 M4로 이루어진 두개의 인버터를 통해 입력 신호(DATA)를 출력한다.

이 경우, 출력 구동전류는 상기 M5, M6에 의해 결정된다.

다른 제어신호(C4)가 논리 0인 경우, 상기 제1pmos트랜지스터(Mpeval)와 제1nmos트랜지스터(Mneval)가 도통되어, 출력 구동전류는 상기 M7, M8트랜지스터에 의해 증가되고, C4가 논리 1인 경우에는 트랜지스터 Mpeval과 Mneval이 개방되어 M5와 M6의 기본 출력 버퍼만이 구동된다. C2가 논리 1인 경우에는 M3와 M4가 도통되어 출력을 고 임피던스 상태로 만든다.

제1실시예에 의한 출력 패드 셀은 종래 회로도(제8도)에서 나타나는 입력 캐패시턴스의 증가 현상을 방지할 수 있기 때문에 코어에서 패드까지의 지연 시간을 줄일 수 있을 뿐만 아니라 간단한 회로의 부가로 출력 버퍼의 프로그램이 가능해진다.

제4도는 본 발명의 제2실시예에 의한 출력 패드셀의 회로도이다.

그 구성은 상술한 삼상 출력 버퍼와 ; 다른 제어신호(C4)입력과 이 입력의 반전신호에 게이트들이 각각 접속되고, 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 드레인들이 각각 접속된 제2패스 트랜지스터(P2)와 ; 다른 제어신호(C4)입력과 이 입력의 반전신호에 게이트들이 각각 접속되고, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트에 드레인들이 각각 접속된 제3패스 트랜지스터(P3)와 ; 상기 제어신호(C4)의 입력에 게이트가 접속되고, 파워노드(VDD)에 소스가 접속되며, 상기 제2패스 트랜지스터(P2)의 소스에 드레인이 접속된 제1pmos 트랜지스터(M9)와 ; 접지노드에 소스가 접속되고, 상기 제어신호(C4)입력의 반전된 신호에 게이트가 접속되며, 상기 제3패스 트랜지스터(P3)의 소스에 드레인이 접속된 제1nmos트랜지스터(M10)와 ; 상기 제2패스 트랜지스터(P2)의 소스에 게이트가 접속되고, 출력노드(PAD)에 드레인이 접속된 제2pmos트랜지스터(M17) ; 및 상기 제3패스 트랜지스터(P3)의 소스에 게이트가 접속되고, 상기 출력노드(PAD)에 드레인이 접속된 제2nmos트랜지스터(M18)로 이루어진다.

제어신호(C2)에 의한 동작은 제1실시예와 동일하다.

다른 제어신호(C4)의 입력이 논리 1이면, 상기 제2 및 제3패스트랜지스터들(P2, P3)은 도통되어 상기 M9, M10, M17 및 M18에 의해 출력이 구동된다.

제어신호(C4)가 논리 0인 경우에는 트랜지스터 M9와 M10이 도통되고, M17과 M18은 개방되어 출력버퍼로서 동작한다.

제2실시예에 의한 프로그램이 가능한 출력 패드셀은 입력 캐패시턴스가 커지는 것을 방지하여 코어에서 패드까지의 지연시간을 줄일 수 있을 뿐만 아니라 셀의 면적을 줄일 수 있다.

제5도는 본 발명의 제3실시예에 의한 출력 패드셀의 회로도를 도시한 것으로서, 통상의 삼상 출력 버퍼와 ; 다른 제어신호(C4)의 입력에 접속된 첫번째 입력노드와 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 접속된 두번째 입력 노드를 구비한 AND게이트(10)와 ; 상기 제어신호(C4)입력의 반전된 신호가 첫번째 입력이 되고, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트와 두번째 입력이 접속된 OR게이트(20)와 ; 상기 AND게이트(10)의 출력에 게이트가 접속되고, 소스는 파워노드에 접속되며, 드레인은 출력 노드에 접속된 pmos트랜지스터(M27) ; 및 상기 OR게이트(20)의 출력에 게이트가 접속되고, 소스는 접지노드에 접속되며, 드레인은 출력 노드에 접속된 nmos트랜지스터(M28)로 구성된다.

이 회로 역시 제어신호(C2)에 의한 동작은 제1실시예와 동일하다. 다른 제어신호(C4)가 논리 1인 경우, 상기 AND게이트(10)와 OR게이트(20)는 모두 인에이블(enable)되어 트랜지스터 M5와 M6로 이루어진 기본 출력 버퍼 외에 출력 구동 트랜지스터 M27과 M28에 의해 큰 전류로 출력을 구동하게 된다.

이 회로 역시, 입력 캐패시턴스가 커지는 것을 방지하여 지연시간을 줄일 수 있고 셀의 면적의 오버헤드를 없앨 수 있다.

또한, 출력 구동 능력을 향상시킬 수 있다.

Claims

입력단(IN)으로 부터 출력단(CORE)사이에 접속된 적어도 두개 이상의 인버터(INB1, INB2)체인 ; 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인이 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos트랜지스터(Mn1) ; 임계 전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워 노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2) ; 및 상기 제2nmos트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL제어신호 입력단(TTL)에 게이트가 접속되며, 접지 노드(GND)에 소스가 접속되어 있는 제3nmos트랜지스터(Mn3)로 구성된 프로그램이 가능한 입력 패드셀.
제어신호(C2)에 의해 입력 신호(DATA)를 출력하기 위한 두개의 인버터(M1, M2) M4)와 하나의 패스 트랜지스터 또는 트랜스미션 게이트(P1), 및 출력 구동전류를 선택하기 위한 하나의 인버터(M5, M6)로 이루어진 삼상 출력 버퍼를 포함하며; 다른 하나의 제어신호(C4)에 게이트가 접속되고, 파워노드(VDD)에 소스가 접속된 제1pmos트랜지스터(Mpeval) ; 상기 제1pmos트랜지스터(Mpeval)의 드레인에 소스가 접속되고, 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 게이트가 접속되며, 출력 노드(PAD)에 드레인이 접속된 제2pmos트랜지스터(P7) ; 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트에 게이트가 접속되고, 상기 출력 노드(PAD)에 드레인이 접속된 제1nmos트랜지스터(M8) ; 및 상기 제1nmos 트랜지스터(M8)에 소스에 드레인이 접속되고, 상기 다른 하나의 제어신호(C4)의 반전된 신호에 게이트가 접속되며, 접지노드(GND)에 소스가 접속된 제2nmos트랜지스터(Mneval)로 구성된 것을 특징으로 하는 프로그램이 가능한 출력 패드 셀.
제어신호(C2)에 의해 입력 신호(DATA)를 출력하기 위한 두개의 인버터(M1, M2)(M3, M4)와 하나의 패스 트랜지스터 또는 트랜스미션 게이트(P1), 및 출력 구동전류를 선택하기 위한 하나의 인버터(M5, M6)로 이루어진 삼상 출력 버퍼를 포함하며 ; 다른 제어신호(C4) 입력과 이 입력의 반전신호에 게이트들이 각각 접속되고, 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 드레인들이 각각 접속된 제2패스 트랜지스터(P2) ; 다른 제어신호(C4)의 입력과 이 입력의 반전신호에 게이트들이 각각 접속되고, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트에 드레인들이 각각 접속된 제3패스 트랜지스터(P3) ; 상기 제어신호(C4)의 입력에 게이트가 접속되고, 파워노드(VDD)에 접속되며, 상기 제2패드 트랜지스터(P2)의 소스에 드레인이 접속된 제1pmos트랜지스터(M9) ; 접지노드에 소스가 접속되고, 상기 제어신호(C4)입력의 반전된 신호에 게이트가 접속되며, 상기 제3패스 트랜지스터(P3)의 소스에 드레인이 접속된 제1nmos트랜지스터(M10) ;상기 제2패스 트랜지스터(P2)의 소스에 게이트가 접속되고, 출력 노드(PAD)에 드레인이 접속된 제2pmos트랜지스터(M17) ; 및 상기 제3패스 트랜지스터(P3)의 소스에 게이트가 접속되고, 상기 출력 노드(PAD)에 드레인이 접속된 제2nmos트랜지스터(M18)로 구성된 것을 특징으로 하는 프로그램이 가능한 출력 패드 셀.
제어신호(C2)에 의해 입력 신호(DATA)를 출력하기 위한 두개의 인버터(M1, M2)(M3, M4)와 하나의 패스 트랜지스터 또는 트랜스미션 게이트(P1), 및 출력 구동전류를 선택하기 위한 하나의 인버터(M5, M6)로 이루어진 삼상 출력 버퍼를 포함하며 ; 다른 제어신호(C4)의 입력에 접속된 첫번째 입력노드와 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 접속된 두번째 입력 노드를 구비한 AND게이트(10) ; 상기 제어신호(C4) 입력의 반전된 신호가 첫번째 입력이 되고, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트와 두번째 입력이 접속된 OR게이트(20) ; 상기 AND게이트(10)의 출력에 게이트가 접속되고, 소스는 파워노드에 접속되며, 드레인은 출력노드에 접속된 pmos트랜지스터(27) ; 및 상기 OR게이트(20)의 출력에 게이트가 접속되고, 소스는 접지노드에 접속되며, 드레인은 출력노드에 접속된 nmos트랜지스터(M28)로 구성된 것을 특징으로 하는 프로그램이 가능한 출력 패드 셀.