KR960012717A - 프로그램이 가능한 입/출력 패드 셀 - Google Patents

프로그램이 가능한 입/출력 패드 셀 Download PDF

Info

Publication number
KR960012717A
KR960012717A KR1019940022868A KR19940022868A KR960012717A KR 960012717 A KR960012717 A KR 960012717A KR 1019940022868 A KR1019940022868 A KR 1019940022868A KR 19940022868 A KR19940022868 A KR 19940022868A KR 960012717 A KR960012717 A KR 960012717A
Authority
KR
South Korea
Prior art keywords
gate
input
source
transistor
nmos transistor
Prior art date
Application number
KR1019940022868A
Other languages
English (en)
Other versions
KR0120718B1 (ko
Inventor
조한진
Original Assignee
양승택
재단법인 한국전자통신연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 재단법인 한국전자통신연구소 filed Critical 양승택
Priority to KR1019940022868A priority Critical patent/KR0120718B1/ko
Publication of KR960012717A publication Critical patent/KR960012717A/ko
Application granted granted Critical
Publication of KR0120718B1 publication Critical patent/KR0120718B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 사용자가 필요에 따라 입/출력을 결정할 뿐만 아니라 입력의 형태 및 출력의 구동 전류도 결정할 수 있는 프로그램이 가능한 입/출력 패드 셀에 관한 것이다.
본 발명의 입력 패드 셀은 입력단(IN)으로부터 출력단(CORE)사이에 접속된 적어도 두개 이상의 인버터(INB1, INB2)체인과, 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인이 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos트랜지스터(Mn1)와, 임계전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워 노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2)와, 상기 제2nmos트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL 제어신호 입력단(TTL)에 게이트가 접속되며, 접지 노드(GND)에 소스가 접속되어 있는 제3nmos트랜지스터(Mn3)로 구성된다.
또한, 본 발명의 출력 패드 셀은 통상의 출력 버퍼에 이밸류에이션(evaluation)트랜지스터를 부가하여 구성되거나, 적어도 하나 이상의 패스 트랜지스터 또는 트랜스미션 게이트를 더 포함하여 구성되거나, 출력 버퍼에 적어도 하나의 논리 게이트를 부가하여 프로그램이 가능한 출력 패드 셀을 구성할 수 있다.

Description

프로그램이 가능한 입/출력 패드 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 프로그램이 가능한 입/출력 패드 셀의 기능도.
제2도는 본 발명의 TTL입력 패드 셀의 회로도.
제3도는 본 발명의 제1실시예에 의한 프로그램이 가능한 출력 패드 셀의 회로도.

Claims (4)

  1. 입력단(IN)으로 부터 출력단(CORE)사이에 접속된 적어도 두개 이상의 인버터(INB1, INB2)체인 ; 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인이 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos트랜지스터(Mn1) ; 임계 전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워 노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2) ; 및 상기 제2nmos트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL제어신호 입력단(TTL)에 게이트가 접속되며, 접지 노드(GND)에 소스가 접속되어 있는 제3nmos트랜지스터(Mn3)로 구성된 프로그램이 가능한 입력 패드셀.
  2. 제어신호(C2)에 의해 입력 신호(DATA)를 출력하기 위한 두개의 인버터(M1, M2) M4)와 하나의 패스 트랜지스터 또는 트랜스미션 게이트(P1), 및 출력 구동전류를 선택하기 위한 하나의 인버터(M5, M6)로 이루어진 삼상 출력 버퍼를 포함하며; 다른 하나의 제어신호(C4)에 게이트가 접속되고, 파워노드(VDD)에 소스가 접속된 제1pmos트랜지스터(Mpeval) ; 상기 제1pmos트랜지스터(Mpeval)의 드레인에 소스가 접속되고, 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 게이트가 접속되며, 출력 노드(PAD)에 드레인이 접속된 제2pmos트랜지스터(P7) ; 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트에 게이트가 접속되고, 상기 출력 노드(PAD)에 드레인이 접속된 제1nmos트랜지스터(M8) ; 및 상기 제1nmos 트랜지스터(M8)에 소스에 드레인이 접속되고, 상기 다른 하나의 제어신호(C4)의 반전된 신호에 게이트가 접속되며, 접지노드(GND)에 소스가 접속된 제2nmos트랜지스터(Mneval)로 구성된 것을 특징으로 하는 프로그램이 가능한 출력 패드 셀.
  3. 제어신호(C2)에 의해 입력 신호(DATA)를 출력하기 위한 두개의 인버터(M1, M2)(M3, M4)와 하나의 패스 트랜지스터 또는 트랜스미션 게이트(P1), 및 출력 구동전류를 선택하기 위한 하나의 인버터(M5, M6)로 이루어진 삼상 출력 버퍼를 포함하며 ; 다른 제어신호(C4) 입력과 이 입력의 반전신호에 게이트들이 각각 접속되고, 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 드레인들이 각각 접속된 제2패스 트랜지스터(P2) ; 다른 제어신호(C4)의 입력과 이 입력의 반전신호에 게이트들이 각각 접속되고, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트에 드레인들이 각각 접속된 제3패스 트랜지스터(P3) ; 상기 제어신호(C4)의 입력에 게이트가 접속되고, 파워노드(VDD)에 소스가 접속되며, 상기 제2패드 트랜지스터(P2)의 소스에 드레인이 접속된 제1pmos트랜지스터(M9) ; 접지노드에 소스가 접속되고, 상기 제어신호(C4)입력의 반전된 신호에 게이트가 접속되며, 상기 제3패스 트랜지스터(P3)의 소스에 드레인이 접속된 제1nmos트랜지스터(M10) ;상기 제2패스 트랜지스터(P2)의 소스에 게이트가 접속되고, 출력 노드(PAD)에 드레인이 접속된 제2pmos트랜지스터(M17) ; 및 상기 제3패스 트랜지스터(P3)의 소스에 게이트가 접속되고, 상기 출력 노드(PAD)에 드레인이 접속된 제2nmos트랜지스터(M18)로 구성된 것을 특징으로 하는 프로그램이 가능한 출력 패드 셀.
  4. 제어신호(C2)에 의해 입력 신호(DATA)를 출력하기 위한 두개의 인버터(M1, M2)(M3, M4)와 하나의 패스 트랜지스터 또는 트랜스미션 게이트(P1), 및 출력 구동전류를 선택하기 위한 하나의 인버터(M5, M6)로 이루어진 삼상 출력 버퍼를 포함하며 ; 다른 제어신호(C4)의 입력에 접속된 첫번째 입력노드와 상기 삼상 출력 버퍼의 pmos트랜지스터(M5)의 게이트에 접속된 두번째 입력 노드를 구비한 AND게이트(10) ; 상기 제어신호(C4) 입력의 반전된 신호가 첫번째 입력이 되고, 상기 삼상 출력 버퍼의 nmos트랜지스터(M6)의 게이트와 두번째 입력이 접속된 OR게이트(20) ; 상기 AND게이트(10)의 출력에 게이트가 접속되고, 소스는 파워노드에 접속되며, 드레인은 출력노드에 접속된 pmos트랜지스터(27) ; 및 상기 OR게이트(20)의 출력에 게이트가 접속되고, 소스는 접지노드에 접속되며, 드레인은 출력노드에 접속된 nmos트랜지스터(M28)로 구성된 것을 특징으로 하는 프로그램이 가능한 출력 패드 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022868A 1994-09-10 1994-09-10 프로그램이 가능한 입/출력 패드 셀 KR0120718B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940022868A KR0120718B1 (ko) 1994-09-10 1994-09-10 프로그램이 가능한 입/출력 패드 셀

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940022868A KR0120718B1 (ko) 1994-09-10 1994-09-10 프로그램이 가능한 입/출력 패드 셀

Publications (2)

Publication Number Publication Date
KR960012717A true KR960012717A (ko) 1996-04-20
KR0120718B1 KR0120718B1 (ko) 1997-11-04

Family

ID=19392501

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940022868A KR0120718B1 (ko) 1994-09-10 1994-09-10 프로그램이 가능한 입/출력 패드 셀

Country Status (1)

Country Link
KR (1) KR0120718B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100402241B1 (ko) * 2001-06-30 2003-10-17 주식회사 하이닉스반도체 전류 제어 방식의 저잡음 출력 드라이버

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100402241B1 (ko) * 2001-06-30 2003-10-17 주식회사 하이닉스반도체 전류 제어 방식의 저잡음 출력 드라이버

Also Published As

Publication number Publication date
KR0120718B1 (ko) 1997-11-04

Similar Documents

Publication Publication Date Title
US6930518B2 (en) Level shifter having low peak current
KR970076808A (ko) 레벨 변이 및 전압 보호용 출력 구동 회로
KR930003540A (ko) 노이즈가 억제되는 데이타 출력 버퍼
KR20000017655A (ko) 링 발진기 및 지연 회로
US6285230B1 (en) Input buffer circuit with adjustable delay via an external power voltage
EP0341740B1 (en) Complementary output circuit for logic circuit
KR950035088A (ko) 시모스 회로용 입력 버퍼
JPH10163826A (ja) Ｃｍｏｓインバータの駆動方法及びシュミットトリガ回路
JPH03117020A (ja) 集積回路の出力バッファ回路
KR930010997A (ko) 디코더 회로
KR960015586A (ko) 기록 및 독출에서 독립적으로 제어되는 메모리셀 회로
KR960012717A (ko) 프로그램이 가능한 입/출력 패드 셀
KR100306325B1 (ko) 인에이블 입력을 가진 rs 플립-플롭
KR100553702B1 (ko) 전가산기
JP3819036B2 (ja) 急峻な側縁を有する遅延段
KR100343448B1 (ko) 레벨 쉬프터
KR940005872Y1 (ko) 출력버퍼
KR930001208A (ko) 저잡음 데이타 출력 버퍼
KR20000003339A (ko) 해저드를 제거한 멀티플렉서
KR920001902Y1 (ko) 트라이 스태이트 출력 버퍼회로
KR100739240B1 (ko) 반도체 소자의 리던던시 입출력 퓨즈 회로
KR19990039622A (ko) 차동증폭기형 입력버퍼
KR100253648B1 (ko) 반도체메모리장치의입출력구동회로
KR900004024A (ko) 반도체 논리회로
JPH0666656B2 (ja) シユミツトトリガ回路

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070730

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee