KR920001902Y1 - 트라이 스태이트 출력 버퍼회로 - Google Patents

트라이 스태이트 출력 버퍼회로 Download PDF

Info

Publication number
KR920001902Y1
KR920001902Y1 KR2019880018811U KR880018811U KR920001902Y1 KR 920001902 Y1 KR920001902 Y1 KR 920001902Y1 KR 2019880018811 U KR2019880018811 U KR 2019880018811U KR 880018811 U KR880018811 U KR 880018811U KR 920001902 Y1 KR920001902 Y1 KR 920001902Y1
Authority
KR
South Korea
Prior art keywords
mos transistor
type mos
transistor
type
pull
Prior art date
Application number
KR2019880018811U
Other languages
English (en)
Other versions
KR900011008U (ko
Inventor
박선근
박돈하
Original Assignee
삼성전자 주식회사
안시환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 안시환 filed Critical 삼성전자 주식회사
Priority to KR2019880018811U priority Critical patent/KR920001902Y1/ko
Publication of KR900011008U publication Critical patent/KR900011008U/ko
Application granted granted Critical
Publication of KR920001902Y1 publication Critical patent/KR920001902Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

트라이 스태이트 출력 버퍼회로
제 1 도는 종래 출력 버퍼회로도.
제 2 도는 본 고안 트라이 스태이트 출력 버퍼회로도.
* 도면의 주요부분에 대한 부호의 설명
NAND : 낸드게이트 NOR : 노어게이트
INV, INV1 : 인버터 MP, MP1-MP3 : P형 모오스 트랜지스터
MN, MN1-MN3 : N형 모오스 트랜지스터
T1 : 트랜스미션 게이트
본 고안은 모오스 집적회로에 있어서, 입력되는 제어신호에 따라 출력신호를 변활할 수 있도록 한 트라이 스태이트 출력 버퍼회로에 관한 것이다.
종래의 출력 버퍼회로는 첨부된 도면 제 1 도에 도시한 바와같이 데이타신호 입력단자(DATA)가 낸드게이트(NAND) 및 노어게이트(NOR)의 일측 입력단자에 접속되는 한편, 제어신호 입력단자(ENB)가 노어게이트(NOR)의 타측단자 및 인버터(INV)를 통한 낸드게이트(NAND)의 타측단자와 접속되고, 낸드게이트(NAND) 및 노어게이트(NOR)의 출력단자가 소오스와 게이트가 접속된 P형 모오스 트랜지스터(MP) 및 N형 모오스 트랜지스터(MN)의 게이트에 각각 접속되어 구성됨으로써, P형 모오스 트랜지스터(MP) 및 N형 모오스 트랜지스터(MN)가 낸드게이트(NAND) 및 노어게이트(NOR)의 출력신호에 의해 구동되어, 구성의 각단에서의 릴레이 발생에 의한 출력모오스 트랜지스터 동시 온, 오프 발생에 의해 회로가 오동작하게 되고 전류소비의 증가 및 노이즈발생의 문제가 발생하게 된다.
본 고안은 이와같은 문제점을 해결하기 위해 안출된 것으로, 딜레어에 의한 출력모오스 트랜지스터의 온, 오프를 풀업, 풀다운 모오스 트랜지스터 및 트랜스미션 게이트를 사용하여 제어함으로써, 출력모오스 트랜지스터의 온, 오프를 확실하게 해줌으로써 입력되는 데이타신호를 신속정확하게 전달하는 동시에 전력소모를 감소시키며 노이즈에 강한 트라이 스태이트 출력 버퍼회로를 제공하는 데 있다. 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
첨부된 도면 제 2 도는 본 고안 트라이 스태이트 출력 버퍼회로도로써, 데이타신호 입력단자(DATA1)와 접속된 P형 모오스 트랜지스터(MP1) 및 N형 모오스 트랜지스터(MN1)에 제어신호 입력단자(ENB1)와 접속된 풀업 P형 모오스 트랜지스터(MP1)와 풀다운 N형 모오스 트랜지스터(MN2)를 접속하고, 상기 풀업 P형 모오스 트랜지스터(MP2)와 풀다운 N형 모오스 트랜지스터(MN2)는 서로 역상으로 도통 또는 비도통하며, P형 모오스 트랜지스터(MP3)와 N형 모오스 트랜지스터(MN3) 사이 절점(N7)을 출력단자로 하는 트라이 스태이트 출력 버퍼회로에 있어서, 상기 P형 모오스 트랜지스터(MP1)와 N형 모오스 트랜지스터(MN1)사이에 제어신호 입력단자와 접속된 트랜스미션 게이트를 연결하고 그 각각의 절점(N5, N6)이 상기 풀업 P형 모오스 트랜지스터(MP3)와 풀다운 N형 모오스 트랜지스터(MN3)의 게이트에 연결되는 것을 특징으로 한다.
이와같이 구성된 본 고안 트라이 스태이트 출력 버퍼회로의 작동을 설명하면 다음과 같다.
전원단자(Vcc)에 전원이 인가되는 상태에서 버포회로의 출력이 하이 임피던스를 갖게하고자 할때에는, 데이타신호 입력단자(DATA1)에 입력되는 신호와 관계없이 제어신호 입력단자((ENB)에 입력되는 신호를 "1"(고전위상태)로 하여 이로 인한 전원단자(Vcc)에 전원이 인가되고 데이타신호 입력단자(DATA1)에 입력되는 신호에 관계없이 제어신호 입력단자(ENB1)에 입력되는 제어신호가 "1"(고전위상태)일때, 절점(N4)에는 제어신호 "1"가 인버터(INV1)에 의해 변환되어 "0"(저전위상태)이 인가됨으로써 트랜스미션 게이트(T1)가 "오프"됨과 아울러 P형 모오스 트랜지스터(MP2)가 "온"되어 절점(N5)은 "1"상태가 되고 절점(M3)에 인가되는 제어신호 "1"에 의해 N형 모오스 트랜지스터(MN2)가 "온"되어 절점(N6)은 "0"상태가 됨으로써 P형 모오스 트랜지스터(MP3)와 N형 모오스 트랜지스터(MN3)가 오프상태가 되어, 출력 절점(N7)에는 하이임피던스(High Impedance)가 출력되게 된다. 또한 데이타신호 입력단자(DATA1)에 입력되는 데이타신호가 "1"이고 제어신호 입력단자(ENB1)에 입력되는 제어신호가 "0"일때 P형 모오스 트랜지스터(MP1)는 게이트에 데이타신호 "1"이 인가되어 오프됨과 아울러 N형 모오스 트랜지스터(MN1)는 게이트에 데이타신호 "1"이 인가되어 온됨으로써 절점(N6)은 "0"이 되고, 제어신호 "1"에 의해 절점(N3)에는 "1"신호가 절점(N4)에는 "0"신호가 인가되어 트랜스미션 게이트(T1)는 온되어 한편 N형 모오스 트랜지스터(MN2)와 P형 모오스 트랜지스터(MP2)가 오프되어 절점(N5) 및 절점(N6)은 "0"이 됨으로써, P형 모오스 트랜지스터(MP3)은 온되고 N형 모오스 트랜지스터(MN3)은 오프되어 출력 절점(N7)은 "1"상태 즉, 출력이 "H"가 된다. 한편, 데이타신호 입력단자(DATA1)에 데이타신호 "0"에 인가되고 제어신호 입력단자(ENB1)에 제어신호 "0"이 인가되는 상태에서는, P형 모오스 트랜지스터(MP1)는 게이트에 데이타신호 "0"이 인가되어 "온"됨과 아울러 N형 모오스 트랜지스터(MN1)는 게이트에 데이타신호 "0"이 인가되어 "오프"됨으로써 절점(N5)은 "1"이 되고, 제어신호 "0"에 의해 트랜스미션 게이트(T1)는 "온"되어 절점(N6)은 절점(N5)과 같이 "1"이 되며, 이로인해 P형 모오스 트랜지스터(MP3)는 "오프"되고 N형 모오스 트랜지스터(MN3)는 "온"되어 출력 절점(N7)은 "0"상태 즉, 출력이 "L"이 된다.
이상에서와 같이 본 고안 트라이 스태이트 출력 버퍼회로는 입력되는 데이터신호 및 제어신호에 따라 하이 임피던스와 높은 레벨의 신호 및 낮은 레벨의 신호를 출력할 수 있고, 딜레이에 의해 출력모오스 트랜지스터가 동시에 온, 오프됨을 풀업, 풀다운 모오스 트랜지스터 및 트랜스미션 게이트를 사용하여 제어함으로써 출력모오스 트랜지스터의 온, 오프를 확실하게 해주어 데이타신호의 전달을 신속정확하게 하며, 전력소모의 감소와 노이즈에 관한 면역을 크게할 수 있는 장점이 있다.

Claims (1)

  1. 데이타신호 입력단자(DATA1)와 접속된 P형 모오스 트랜지스터(MP1) 및 N형 모오스 트랜지스터(MN1)의 제어신호 입력단자(ENB1)와 접속된 풀업 P형 모오스 트랜지스터(MP1)와 풀다운 N형 모오스 트랜지스터(MN2)를 접속하고, 상기 풀업 P형 모오스 트랜지스터(MP2)와 풀다운 N형 모오스 트랜지스터(MN2)는 서로 역상으로 도통 또는 비도통하며, P형 모오스 트랜지스터(MP3)와 N형 모오스 트랜지스터(MN3)사이 절점(N7)을 출력단자로 하는 트라이 스태이트 출력 버퍼회로에 있어서, 상기 P형 모오스 트랜지스터(MP1)와 N형 모오스 트랜지스터(MN1) 사이에 제어신호 입력단자와 접속된 트랜스미션 게이트를 연결하고 그 각각의 절점(N5, N6)이 상기 풀업 P형 모오스 트랜지스터(MP3)와 풀다운 N형 모오스 트랜지스터(MN3)의 게이트에 연결됨을 특징으로 하는 트라이 스태이트 출력 버퍼회로.
KR2019880018811U 1988-11-18 1988-11-18 트라이 스태이트 출력 버퍼회로 KR920001902Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019880018811U KR920001902Y1 (ko) 1988-11-18 1988-11-18 트라이 스태이트 출력 버퍼회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019880018811U KR920001902Y1 (ko) 1988-11-18 1988-11-18 트라이 스태이트 출력 버퍼회로

Publications (2)

Publication Number Publication Date
KR900011008U KR900011008U (ko) 1990-06-04
KR920001902Y1 true KR920001902Y1 (ko) 1992-03-21

Family

ID=19281487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019880018811U KR920001902Y1 (ko) 1988-11-18 1988-11-18 트라이 스태이트 출력 버퍼회로

Country Status (1)

Country Link
KR (1) KR920001902Y1 (ko)

Also Published As

Publication number Publication date
KR900011008U (ko) 1990-06-04

Similar Documents

Publication Publication Date Title
US5546020A (en) Data output buffer with latch up prevention
KR930003540A (ko) 노이즈가 억제되는 데이타 출력 버퍼
US5013937A (en) Complementary output circuit for logic circuit
KR940027316A (ko) 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로
KR950022107A (ko) 출력 트랜지스터에 연결된 게이트 전류 제어 트랜지스터의 게이트 전압제어 회로를 갖는 출력 버퍼 회로
KR970031348A (ko) 배타적 오아/노아게이트 회로
US4488067A (en) Tristate driver circuit with low standby power consumption
KR890013769A (ko) 중간전위생성회로
KR880011805A (ko) 반도체 집적회로
JP2872058B2 (ja) 出力バッファ回路
KR920001902Y1 (ko) 트라이 스태이트 출력 버퍼회로
KR970031312A (ko) 3-상태회로의 출력 안정화회로
KR970076845A (ko) 반도체 기억 장치의 입력 회로
JPH04269011A (ja) レベルシフト回路
JPH05122049A (ja) 出力バツフア回路
JP2758735B2 (ja) 論理回路
KR940003399B1 (ko) 저잡음 데이타 출력 버퍼
KR100524894B1 (ko) 양방향 패드를 갖는 입출력단 회로
KR100190189B1 (ko) 데이타 출력버퍼
KR930011437A (ko) 전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(bicmos) 트랜지스터 트랜지스터 논리(ttl)회로
KR880004655A (ko) 전송 게이트 회로
KR0169416B1 (ko) 슈미트 트리거회로
KR940005872Y1 (ko) 출력버퍼
JPH0666656B2 (ja) シユミツトトリガ回路
JPH0777344B2 (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20010215

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee