JP3008469B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3008469B2 JP3008469B2 JP2257775A JP25777590A JP3008469B2 JP 3008469 B2 JP3008469 B2 JP 3008469B2 JP 2257775 A JP2257775 A JP 2257775A JP 25777590 A JP25777590 A JP 25777590A JP 3008469 B2 JP3008469 B2 JP 3008469B2
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- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にBi−CMOS回路に
より形成される半導体集積回路において、ゲート・アレ
イおよびスタンダード・セル等に使用される基本ゲート
回路を構成する半導体集積回路に関する。
より形成される半導体集積回路において、ゲート・アレ
イおよびスタンダード・セル等に使用される基本ゲート
回路を構成する半導体集積回路に関する。
従来、この種の半導体集積回路を用いて構成されるゲ
ート・アレイおよびスタンダード・セル等においては、
例えば、インバータ回路を例にとれば、第２図（ａ）お
よび（ｂ）等に示される回路が一般に使用されている。
これらのインバータ回路は、第２図（ａ）においては、
入力端子54および出力端子55に対応して、Ｐ型MOSトラ
ンジスタ９、Ｎ型MOSトランジスタ10、NPNトランジスタ
11および12、抵抗13および14等を含んで構成されてお
り、また、第２図（ｂ）においては、入力端子56および
出力端子57に対応して、Ｐ型MOSトランジスタ15、Ｎ型M
OSトランジスタ16および17、NPNトランジスタ18等を含
んで構成されている。
ート・アレイおよびスタンダード・セル等においては、
例えば、インバータ回路を例にとれば、第２図（ａ）お
よび（ｂ）等に示される回路が一般に使用されている。
これらのインバータ回路は、第２図（ａ）においては、
入力端子54および出力端子55に対応して、Ｐ型MOSトラ
ンジスタ９、Ｎ型MOSトランジスタ10、NPNトランジスタ
11および12、抵抗13および14等を含んで構成されてお
り、また、第２図（ｂ）においては、入力端子56および
出力端子57に対応して、Ｐ型MOSトランジスタ15、Ｎ型M
OSトランジスタ16および17、NPNトランジスタ18等を含
んで構成されている。
しかしながら、これらの回路においては、半導体集積
回路の面積を広くとる必要があるため、半導体集積回路
が大きくなり、また、出力レベルも大きくはとれない。
従って、半導体集積回路の面積を小さくしたい場合、ま
たは出力振幅を大きくとりたい場合等に対しては、上記
の第２図（ａ）および（ｂ）に示される回路に代る回路
として、第２図（ｃ）に示される回路が提案されてい
る。
回路の面積を広くとる必要があるため、半導体集積回路
が大きくなり、また、出力レベルも大きくはとれない。
従って、半導体集積回路の面積を小さくしたい場合、ま
たは出力振幅を大きくとりたい場合等に対しては、上記
の第２図（ａ）および（ｂ）に示される回路に代る回路
として、第２図（ｃ）に示される回路が提案されてい
る。
第２図（ｃ）に示される半導体集積回路は、入力端子
58および出力端子59に対応して、Ｐ型MOSトランジスタ1
9、Ｎ型MOSトランジスタ20、NPNトランジスタ21および
引抜き抵抗と呼ばれる抵抗22を備えており、抵抗22をNP
Nトランジスタ21のベース・エミッタ間に並列に接続し
て構成している。
58および出力端子59に対応して、Ｐ型MOSトランジスタ1
9、Ｎ型MOSトランジスタ20、NPNトランジスタ21および
引抜き抵抗と呼ばれる抵抗22を備えており、抵抗22をNP
Nトランジスタ21のベース・エミッタ間に並列に接続し
て構成している。
上述した従来の半導体集積回路、即ち、提案されてい
る第２図（ｃ）に示されるインバータ回路においては、
伝達遅延時間（以下、TPDと略称する）の立上り時間
（以下、TPDrと略称する）および立下り時間（以下、TP
Dfと略称する）が引抜き抵抗22の抵抗値のバラツキによ
り大きく影響を受ける。
る第２図（ｃ）に示されるインバータ回路においては、
伝達遅延時間（以下、TPDと略称する）の立上り時間
（以下、TPDrと略称する）および立下り時間（以下、TP
Dfと略称する）が引抜き抵抗22の抵抗値のバラツキによ
り大きく影響を受ける。
例えば、入力端子58がLOWレベルになると、Ｐ型MOSト
ランジスタ19がONし、続いてNPNトランジスタ21がONし
て、出力端子59がHIGHレベルになる。このとき、抵抗22
の抵抗値が大きいと、NPNトランジスタ21のベース電流
が大きくなるため、エミッタ電流も大きくなり、TPDrは
小さい値となる。また、入力端子58がHIGHレベルになる
と、Ｐ型MOSトランジスタ19がOFFし、同時に、Ｎ型MOS
トランジスタ20がONするため、出力端子59がLOWレベル
となる。このとき、NPNトランジスタ21のベースに蓄積
されている電荷が抵抗22を通して引抜かれるまでの間、
NPNトランジスタ19がターンオフしないため、抵抗22の
抵抗値が大きくなるとターンオフの時間が長くなって貫
通電流が増加し、Ｎ型MOSトランジスタ20の引込み電流
が減少するため、TPDfの値は大きくなる。
ランジスタ19がONし、続いてNPNトランジスタ21がONし
て、出力端子59がHIGHレベルになる。このとき、抵抗22
の抵抗値が大きいと、NPNトランジスタ21のベース電流
が大きくなるため、エミッタ電流も大きくなり、TPDrは
小さい値となる。また、入力端子58がHIGHレベルになる
と、Ｐ型MOSトランジスタ19がOFFし、同時に、Ｎ型MOS
トランジスタ20がONするため、出力端子59がLOWレベル
となる。このとき、NPNトランジスタ21のベースに蓄積
されている電荷が抵抗22を通して引抜かれるまでの間、
NPNトランジスタ19がターンオフしないため、抵抗22の
抵抗値が大きくなるとターンオフの時間が長くなって貫
通電流が増加し、Ｎ型MOSトランジスタ20の引込み電流
が減少するため、TPDfの値は大きくなる。
一方、抵抗22の抵抗値が小さくなると、NPNトランジ
スタ21のベース電流が減少するため、TPDrの値は大きく
なり、TPDrの値は、逆に小さくなる。
スタ21のベース電流が減少するため、TPDrの値は大きく
なり、TPDrの値は、逆に小さくなる。
上述のように、TPDrおよびTPDfは、引抜き抵抗として
作用する抵抗22の抵抗値の影響を受けるため、製造上の
バラツキ等によって、引抜抵抗が変動した場合には、そ
の影響を諸に大きく受けるという欠点がある。
作用する抵抗22の抵抗値の影響を受けるため、製造上の
バラツキ等によって、引抜抵抗が変動した場合には、そ
の影響を諸に大きく受けるという欠点がある。
また、出力端子に接続される負荷の大きさにより、TP
Dr/TPDfがバランスする引抜き抵抗値が変化するため、
上記の比を一定に保持しようとすると、個々の回路に接
続される負荷により、抵抗値を変えなければならない。
しかしながら、このような抵抗値を変えてやる方法は、
カスタム設計の場合には比較的に容易であるが、ゲート
・アレイおよびスタンダード・セル等の場合においては
極めて困難であり、TPDr/TPDfがアンバランスの状態に
おいて使用される場合もあり、動作マージンが小さくな
るという欠点がある。
Dr/TPDfがバランスする引抜き抵抗値が変化するため、
上記の比を一定に保持しようとすると、個々の回路に接
続される負荷により、抵抗値を変えなければならない。
しかしながら、このような抵抗値を変えてやる方法は、
カスタム設計の場合には比較的に容易であるが、ゲート
・アレイおよびスタンダード・セル等の場合においては
極めて困難であり、TPDr/TPDfがアンバランスの状態に
おいて使用される場合もあり、動作マージンが小さくな
るという欠点がある。
本発明の半導体集積回路は、コレクタが高電位側の電
源に接続されたNPNトランジスタと、ソースが接地電位
側の電源に接続され導通又は非導通が入力信号によって
制御される第１のMOSトランジスタとを、出力端子を介
してトーテムポール型に接続してなる出力段と、前記NP
Nトランジスタのベース・エミッタ間に接続された制御
端子付きのピンチ抵抗と、前記NPNトランジスタのベー
スと前記高電位側の電源との間に電流経路をなすように
接続され、導通又は非導通が前記入力信号によって制御
される入力段の第２のMOSトランジスタと、導通又は非
導通を前記入力信号によって制御されて、前記ピンチ抵
抗の制御端子と前記接地電位側の電源との間のインピー
ダンスを低又は高に切り替えるスイッチ手段とを含み、
前記入力信号に応じて、前記第１のMOSトランジスタと
スイッチ手段とを共に導通させ又は非導通させると同時
に、前記第１のMOSトランジスタ及びスイッチ手段と前
記第２のMOSトランジスタとが相補に導通又は非導通と
なるようにした回路を備える半導体集積回路である。
源に接続されたNPNトランジスタと、ソースが接地電位
側の電源に接続され導通又は非導通が入力信号によって
制御される第１のMOSトランジスタとを、出力端子を介
してトーテムポール型に接続してなる出力段と、前記NP
Nトランジスタのベース・エミッタ間に接続された制御
端子付きのピンチ抵抗と、前記NPNトランジスタのベー
スと前記高電位側の電源との間に電流経路をなすように
接続され、導通又は非導通が前記入力信号によって制御
される入力段の第２のMOSトランジスタと、導通又は非
導通を前記入力信号によって制御されて、前記ピンチ抵
抗の制御端子と前記接地電位側の電源との間のインピー
ダンスを低又は高に切り替えるスイッチ手段とを含み、
前記入力信号に応じて、前記第１のMOSトランジスタと
スイッチ手段とを共に導通させ又は非導通させると同時
に、前記第１のMOSトランジスタ及びスイッチ手段と前
記第２のMOSトランジスタとが相補に導通又は非導通と
なるようにした回路を備える半導体集積回路である。
次に、本発明について図面を参照して説明する。第１
図は、本発明の一実施例を示す回路図であり、第２図
（ｃ）に示されたインバータ回路に、本発明が適用され
た場合の一実施例である。
図は、本発明の一実施例を示す回路図であり、第２図
（ｃ）に示されたインバータ回路に、本発明が適用され
た場合の一実施例である。
第１図に示すように、本実施例は入力端子51、出力端
子52及び制御端子53を有し、それら端子に対応して、Ｐ
型MOSトランジスタ１と、Ｎ型MOSトランジスタ２及び３
と、NPNトランジスタ４と、ピンチ抵抗５とを備えてい
る。ピンチ抵抗５は、抵抗８とその抵抗記号の脇に添え
た傍線で示すピンチ部とからなり、上記のピンチ部が、
制御端子53を介してＮ型MOSトランジスタ２に接続され
ている。尚、第１図においては、後に述べる回路動作の
説明の便宜のために、抵抗体とピンチ部との間に形成さ
れるpn接合を、等価的にダイオード6,7で表している。
子52及び制御端子53を有し、それら端子に対応して、Ｐ
型MOSトランジスタ１と、Ｎ型MOSトランジスタ２及び３
と、NPNトランジスタ４と、ピンチ抵抗５とを備えてい
る。ピンチ抵抗５は、抵抗８とその抵抗記号の脇に添え
た傍線で示すピンチ部とからなり、上記のピンチ部が、
制御端子53を介してＮ型MOSトランジスタ２に接続され
ている。尚、第１図においては、後に述べる回路動作の
説明の便宜のために、抵抗体とピンチ部との間に形成さ
れるpn接合を、等価的にダイオード6,7で表している。
第１図において、入力端子51にLOWレベルが入力され
ると、Ｐ型MOSトランジスタ１はONとなり、Ｎ型MOSトラ
ンジスタ２および３はOFFとなるため、NPNトランジスタ
４はONし、出力端子52はHIGHレベルとなる。この時、ピ
ンチ抵抗５に対応する制御端子53は、Ｎ型MOSトランジ
スタ２がOFFの状態にあるためハイインピーダンスとな
り、ピンチ抵抗５の抵抗値は、制御端子53のレベルによ
り影響を受けることなく一定の抵抗値となる。
ると、Ｐ型MOSトランジスタ１はONとなり、Ｎ型MOSトラ
ンジスタ２および３はOFFとなるため、NPNトランジスタ
４はONし、出力端子52はHIGHレベルとなる。この時、ピ
ンチ抵抗５に対応する制御端子53は、Ｎ型MOSトランジ
スタ２がOFFの状態にあるためハイインピーダンスとな
り、ピンチ抵抗５の抵抗値は、制御端子53のレベルによ
り影響を受けることなく一定の抵抗値となる。
一方、入力端子51がHIGHレベルになると、Ｐ型MOSト
ランジスタ１がOFFになり、Ｎ型MOSトランジスタ２及び
３はONとなる。その結果、ピンチ抵抗５では制御端子53
が接地電位になって抵抗８とピンチ部との間のpn接合が
順方向になり、すなわち等価的なダイオード6,7がONと
なり、NPNトランジスタ４のベースに蓄積されていた電
荷を引き抜くように作用する。また、出力端子52の電位
を接地電位に引き下げるように作用する。更に、Ｎ型MO
Sトランジスタ３もONするので、このトランジスタ３
も、同様に出力端子52の電位を接地電位に引き下げるよ
うに作用する。このとき、ピンチ抵抗５に含まれるダイ
オード6,7のインピーダンスが小さいので、NPNトランジ
スタ４のベースに蓄積されていた電荷は速やかに引き抜
かれ、その結果、NPNトランジスタ４のターンオフは迅
速に行なわれ、ターンオフ時間が短縮される。
ランジスタ１がOFFになり、Ｎ型MOSトランジスタ２及び
３はONとなる。その結果、ピンチ抵抗５では制御端子53
が接地電位になって抵抗８とピンチ部との間のpn接合が
順方向になり、すなわち等価的なダイオード6,7がONと
なり、NPNトランジスタ４のベースに蓄積されていた電
荷を引き抜くように作用する。また、出力端子52の電位
を接地電位に引き下げるように作用する。更に、Ｎ型MO
Sトランジスタ３もONするので、このトランジスタ３
も、同様に出力端子52の電位を接地電位に引き下げるよ
うに作用する。このとき、ピンチ抵抗５に含まれるダイ
オード6,7のインピーダンスが小さいので、NPNトランジ
スタ４のベースに蓄積されていた電荷は速やかに引き抜
かれ、その結果、NPNトランジスタ４のターンオフは迅
速に行なわれ、ターンオフ時間が短縮される。
以上のことより、ピンチ抵抗５がTPDrおよびTPDfにに
与える影響は、TPDrの場合には、制御端子53がハイイン
ピーダンスの時の抵抗値により決定され、また、TPDfの
場合には、ピンチ抵抗５のダイオードのインピーダンス
によって決定される。即ち、ピンチ抵抗５は、出力段が
LOWレベルからHIGHレベルになる時には抵抗値が大きく
なり、HIGHレベルからLOWレベルに変る時には抵抗値が
小さくなる。
与える影響は、TPDrの場合には、制御端子53がハイイン
ピーダンスの時の抵抗値により決定され、また、TPDfの
場合には、ピンチ抵抗５のダイオードのインピーダンス
によって決定される。即ち、ピンチ抵抗５は、出力段が
LOWレベルからHIGHレベルになる時には抵抗値が大きく
なり、HIGHレベルからLOWレベルに変る時には抵抗値が
小さくなる。
この場合、制御端子53がハイインピーダンスとなる時
のピンチ抵抗値は、TPDfを考慮することなく十分大きな
値に設定することが可能であるため、製造上のバラツキ
および設計値とのズレが生じた場合においても、TPDrに
与える影響を極めて小さくすることができる。
のピンチ抵抗値は、TPDfを考慮することなく十分大きな
値に設定することが可能であるため、製造上のバラツキ
および設計値とのズレが生じた場合においても、TPDrに
与える影響を極めて小さくすることができる。
なお、本発明が、カスタム設計による半導体集積回路
一般に対しても、有効に適用されることは云うまでもな
い。
一般に対しても、有効に適用されることは云うまでもな
い。
以上、詳細に説明したように、本発明は、蓄積電荷引
抜き抵抗の値が、出力段がHIGHレベルになる時に大きく
なり、また出力段がLOWレベルになる時に小さくなうよ
うに回路を構成することにより、伝送遅延時間の立上り
時間および立下り時間の双方の時間を著しく圧縮して、
回路のレスポンスを速くすることが可能になるととも
に、出力段のNPNトランジスタのターンオフ時間を短縮
することにより、当該NPNトランジスタを含む出力段に
おける貫通電流を低下させ、消費電流を低減することが
できるという効果がある。
抜き抵抗の値が、出力段がHIGHレベルになる時に大きく
なり、また出力段がLOWレベルになる時に小さくなうよ
うに回路を構成することにより、伝送遅延時間の立上り
時間および立下り時間の双方の時間を著しく圧縮して、
回路のレスポンスを速くすることが可能になるととも
に、出力段のNPNトランジスタのターンオフ時間を短縮
することにより、当該NPNトランジスタを含む出力段に
おける貫通電流を低下させ、消費電流を低減することが
できるという効果がある。
第１図は、本発明の一実施例の回路図、第２図は従来例
の回路図である。 図において、1,9,15,19……Ｐ型MOSトランジスタ、2,3,
10,16,17,20……Ｎ型MOSトランジスタ、4,11,12,18,21
……NPNトランジスタ、５……ピンチ抵抗、6,7……ダイ
オード、8,13,14,22……抵抗。
の回路図である。 図において、1,9,15,19……Ｐ型MOSトランジスタ、2,3,
10,16,17,20……Ｎ型MOSトランジスタ、4,11,12,18,21
……NPNトランジスタ、５……ピンチ抵抗、6,7……ダイ
オード、8,13,14,22……抵抗。
Claims (1)
- 【請求項１】コレクタが高電位側の電源に接続されたNP
Nトランジスタと、ソースが接地電位側の電源に接続さ
れ導通又は非導通が入力信号によって制御される第１の
MOSトランジスタとを、出力端子を介してトーテムポー
ル型に接続してなる出力段と、 前記NPNトランジスタのベース・エミッタ間に接続され
た制御端子付きのピンチ抵抗と、 前記NPNトランジスタのベースと前記高電位側の電源と
の間に電流経路をなすように接続され、導通又は非導通
が前記入力信号によって制御される入力段の第２のMOS
トランジスタと、 導通又は非導通を前記入力信号によって制御されて、前
記ピンチ抵抗の制御端子と前記接地電位側の電源との間
のインピーダンスを低又は高に切り替えるスイッチ手段
とを含み、 前記入力信号に応じて、前記第１のMOSトランジスタと
スイッチ手段とを共に導通させ又は非導通させると同時
に、前記第１のMOSトランジスタ及びスイッチ手段と前
記第２のMOSトランジスタとが相補に導通又は非導通と
なるようにした回路を備える半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257775A JP3008469B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257775A JP3008469B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04135317A JPH04135317A (ja) | 1992-05-08 |
| JP3008469B2 true JP3008469B2 (ja) | 2000-02-14 |
Family
ID=17310931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257775A Expired - Lifetime JP3008469B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008469B2 (ja) |
-
1990
- 1990-09-27 JP JP2257775A patent/JP3008469B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04135317A (ja) | 1992-05-08 |
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