JPS6065557A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6065557A JPS6065557A JP58173197A JP17319783A JPS6065557A JP S6065557 A JPS6065557 A JP S6065557A JP 58173197 A JP58173197 A JP 58173197A JP 17319783 A JP17319783 A JP 17319783A JP S6065557 A JPS6065557 A JP S6065557A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、集積回路装置に関し、特に複数の回路ユニッ
トにバイアス電源を供給するバイアス供給回路の構成を
簡略化した集積回路装置に関する。
トにバイアス電源を供給するバイアス供給回路の構成を
簡略化した集積回路装置に関する。
例えばＥＣＬ （エミッタカップルトロソック）回路に
よって構成された論理回路等においては、各論理回路の
定電流源回路等に複数のバイアス電圧を供給する必要が
ある。したがって、このような論理回路を多数含む集積
回路装置においては各論理回路にバイアス電圧を供給す
るためのバイアス回路がかなシ大がかりなものとなると
ともに、バイアス回路自体の消費電力が大きくなる恐れ
がある。したがって、バイアス回路の回路構成を工夫す
ることによってこれらの併置を除去する必要がある。
よって構成された論理回路等においては、各論理回路の
定電流源回路等に複数のバイアス電圧を供給する必要が
ある。したがって、このような論理回路を多数含む集積
回路装置においては各論理回路にバイアス電圧を供給す
るためのバイアス回路がかなシ大がかりなものとなると
ともに、バイアス回路自体の消費電力が大きくなる恐れ
がある。したがって、バイアス回路の回路構成を工夫す
ることによってこれらの併置を除去する必要がある。
第１図は、従来形のＥＣＬ型集型口積回路装置成を示す
。同図の装置は、複数の論理部ｌ−１゜１−２．・・・
、１−ｎとこれらの各論理部にそれぞれ２ａ！＠のバイ
アス電圧■ＲＦ、Ｆおよび”ｃｓを供給するバイアス部
２−１．２−２．・・・、２−ｎを具備する。各バイア
ス電圧ｖＲＦ、ＦおよびＶ。Ｓは各論理部１−１ 、１
−２ 、”’、 １−ｎのＥＣＬ回路の電流スイッチ回
路の基準電圧および定電流源回路の基準電圧として用い
られる。
。同図の装置は、複数の論理部ｌ−１゜１−２．・・・
、１−ｎとこれらの各論理部にそれぞれ２ａ！＠のバイ
アス電圧■ＲＦ、Ｆおよび”ｃｓを供給するバイアス部
２−１．２−２．・・・、２−ｎを具備する。各バイア
ス電圧ｖＲＦ、ＦおよびＶ。Ｓは各論理部１−１ 、１
−２ 、”’、 １−ｎのＥＣＬ回路の電流スイッチ回
路の基準電圧および定電流源回路の基準電圧として用い
られる。
第１図の回路装置においては、装置全体の回路構成が簡
単であり各回路間の配線量が少ないという利点があるが
、各バイアス部２−１．２−２゜・・・、２−ｎとして
すべて安定化されたバイアス電圧発生回路を用いる必要
があるため、バイアス部自体の内部回路が複雑になると
ともに、バイアス部における消費電力が大きくなるとい
う不都合がめった。
単であり各回路間の配線量が少ないという利点があるが
、各バイアス部２−１．２−２゜・・・、２−ｎとして
すべて安定化されたバイアス電圧発生回路を用いる必要
があるため、バイアス部自体の内部回路が複雑になると
ともに、バイアス部における消費電力が大きくなるとい
う不都合がめった。
第２図は、他の従来形のＥＣＬ回路装置の構成を示す。
同図の装置においては、バイアス部が１つの共通バイア
ス回路３と各論理部１−１．４−２゜・・・、１−ｎに
対応する複数の内部バイアス回路４−１．４−２．・・
・、４−ｎに分離されている。
ス回路３と各論理部１−１．４−２゜・・・、１−ｎに
対応する複数の内部バイアス回路４−１．４−２．・・
・、４−ｎに分離されている。
共通バイアス回路３は各内部バイアス回路４−１゜４−
２．・・・、４−ｎに安定化された２種類のバイアス′
醒圧ｖ′ＢＢおよびｖＫＢを供給する。各内部バイアス
回路は、共通バイ゛アス回路３からの電圧”Ｂ Ｂおよ
びｖＢＢに基つき２種類のバイアス電圧ｖＲＦ、Ｆおよ
びｖｃ８を作成して各論理部に供給する。
２．・・・、４−ｎに安定化された２種類のバイアス′
醒圧ｖ′ＢＢおよびｖＫＢを供給する。各内部バイアス
回路は、共通バイ゛アス回路３からの電圧”Ｂ Ｂおよ
びｖＢＢに基つき２種類のバイアス電圧ｖＲＦ、Ｆおよ
びｖｃ８を作成して各論理部に供給する。
第３図は、上述の各論理部１−１．１−２．・・・。
１−ｎの内部回路の１例としての基本ＥＣＬゲート回路
を示す。同図の回路は、エミッタが共通接続されたトラ
ンジスタＱｓ＋ＱｚおよびＱ３、トランジスタＱ１ｓＱ
！およびＱ３の共通エミッタと電源■Ｉ１１間に挿入さ
れ定電流源回路を構成するトランジスタＱ４および抵抗
Ｒ８、それぞれ出力用エミッタホロワ回路を構成するト
ランジスタＱ。
を示す。同図の回路は、エミッタが共通接続されたトラ
ンジスタＱｓ＋ＱｚおよびＱ３、トランジスタＱ１ｓＱ
！およびＱ３の共通エミッタと電源■Ｉ１１間に挿入さ
れ定電流源回路を構成するトランジスタＱ４および抵抗
Ｒ８、それぞれ出力用エミッタホロワ回路を構成するト
ランジスタＱ。
および抵抗Ｒ４、およびトランジスタＱ６および抵抗Ｒ
６、共通接続されたトランジスタＱ１およびＱ２のコレ
クタと電源ｖＡＩ間に挿入されたコレクタ抵抗Ｒ１％お
よびトランジスタＱ３のコレクタ抵抗Ｒ２等によって構
成される。トランジスタＱ３のペースおよびトランジス
タＱ４のペースにはそれぞれ前記のバイアス電圧ｖＲＩ
Ｆおよび”ｃｓが供給されている。
６、共通接続されたトランジスタＱ１およびＱ２のコレ
クタと電源ｖＡＩ間に挿入されたコレクタ抵抗Ｒ１％お
よびトランジスタＱ３のコレクタ抵抗Ｒ２等によって構
成される。トランジスタＱ３のペースおよびトランジス
タＱ４のペースにはそれぞれ前記のバイアス電圧ｖＲＩ
Ｆおよび”ｃｓが供給されている。
第３図の回路においては、入力端子ＩＮ１’ｄたけＩＮ
２に印加される信号のうち少なくとも１つが高レベルで
あればトランジスタＱ３がカットオフし出力端子ＯＲの
電圧が高レベル、出力端子ＮＯＨの電圧が低レベルにな
る。入力端子ＩＮＩおよびＩＮ２ノ電位がいずれも低レ
ベルの場合にはトランジスタＱ１およびＱ２が共にカッ
トオフしトランジスタＱ８がオンとなるから、出力端子
ＯＲの電圧が低レベル、出力端子ＮＯＨの電圧が高レベ
ルとなる。
２に印加される信号のうち少なくとも１つが高レベルで
あればトランジスタＱ３がカットオフし出力端子ＯＲの
電圧が高レベル、出力端子ＮＯＨの電圧が低レベルにな
る。入力端子ＩＮＩおよびＩＮ２ノ電位がいずれも低レ
ベルの場合にはトランジスタＱ１およびＱ２が共にカッ
トオフしトランジスタＱ８がオンとなるから、出力端子
ＯＲの電圧が低レベル、出力端子ＮＯＨの電圧が高レベ
ルとなる。
したがって、第３図の回路はＳＲ論理ダートまたはＮＯ
Ｒ論理ダートとして動作する。
Ｒ論理ダートとして動作する。
第４図は、第２図の装置に用いられている共通バイアス
回路３の構成を示す。第４図の回路は、トランジスタＱ
７ □Ｑ＠ ｓ・・・、Ｑｌｌ、抵抗Ｒ６。
回路３の構成を示す。第４図の回路は、トランジスタＱ
７ □Ｑ＠ ｓ・・・、Ｑｌｌ、抵抗Ｒ６。
Ｒ７、・・・１Ｒ１４、およびダイオードＤ１ を具備
するＯ 第４図の回路においては、トランジスタＱ１６のペース
と電源ＶＢ２間の電圧がダイオードＤ１によって規制さ
れているから、トランジスタＱＩＯのコレクタ電流がほ
ぼ一定となる。したがって、抵抗Ｒ７の両端電圧がｉｔ
ぼ一定となシトランソスタＱ、のベース電圧が一定とな
るから出力バイアス電圧■。１もほぼ一定となる。また
、抵抗Ｒ１４は通常抵抗値が０ないし極めて小なる値と
されるから、該トランジスタＱｌｌのペース電圧がほぼ
一定となる。したがって、抵抗Ｒ９の電圧降下が一定で
あることと相俟ってトランジスタＱ９のペース電圧がほ
ぼ一定値どなり、出力バイアス電圧ｖｃ８も一定値とな
る。なお、第４図の回路においては、出力バイアス電圧
ＶＲＫＦおよびＶ。８を直接論理部に供給することもで
きる。第２図の装置においては共通バイアス回路から基
準電圧Ｖ６ＢおよびＶＢＢを取シ出して各内部バイアス
回路に供給しているが、これらの各電圧”ＢＢおよびＶ
ＢＢはそれぞれトランジスタＱ７のペースおよびトラン
ジスタＱ８（Ｑ９ ）のペースから出力される。
するＯ 第４図の回路においては、トランジスタＱ１６のペース
と電源ＶＢ２間の電圧がダイオードＤ１によって規制さ
れているから、トランジスタＱＩＯのコレクタ電流がほ
ぼ一定となる。したがって、抵抗Ｒ７の両端電圧がｉｔ
ぼ一定となシトランソスタＱ、のベース電圧が一定とな
るから出力バイアス電圧■。１もほぼ一定となる。また
、抵抗Ｒ１４は通常抵抗値が０ないし極めて小なる値と
されるから、該トランジスタＱｌｌのペース電圧がほぼ
一定となる。したがって、抵抗Ｒ９の電圧降下が一定で
あることと相俟ってトランジスタＱ９のペース電圧がほ
ぼ一定値どなり、出力バイアス電圧ｖｃ８も一定値とな
る。なお、第４図の回路においては、出力バイアス電圧
ＶＲＫＦおよびＶ。８を直接論理部に供給することもで
きる。第２図の装置においては共通バイアス回路から基
準電圧Ｖ６ＢおよびＶＢＢを取シ出して各内部バイアス
回路に供給しているが、これらの各電圧”ＢＢおよびＶ
ＢＢはそれぞれトランジスタＱ７のペースおよびトラン
ジスタＱ８（Ｑ９ ）のペースから出力される。
第５図は、内部バイアス回路の１例を示す。同図の回路
は、′ｔ１ｉ、ａλＶ□３とＶ□３との間に直列接続さ
れたトランジスタＱ１□およびＱ１３、抵抗Ｒ１５およ
びダイオードＤ２によって構成される。トランジスタＱ
１２およびＱｌａのペースにはそれぞれ共通バイアス回
路から基準電圧Ｖ≦３がよびｖＢＢが印加される。そし
て、トランジスタＱ１□およびＱ１３のエミッタからそ
ｎぞれバイアス電圧ｖＲ１；ＦおよびｖｃＩＩが取シ出
されて論理部に供給される◎ 第２図から第５図１での回路にようて示される回路装置
においては、各論理部１−１．１−２゜１−ｎの内部バ
イアス回路４−１．４−．２．・・・。
は、′ｔ１ｉ、ａλＶ□３とＶ□３との間に直列接続さ
れたトランジスタＱ１□およびＱ１３、抵抗Ｒ１５およ
びダイオードＤ２によって構成される。トランジスタＱ
１２およびＱｌａのペースにはそれぞれ共通バイアス回
路から基準電圧Ｖ≦３がよびｖＢＢが印加される。そし
て、トランジスタＱ１□およびＱ１３のエミッタからそ
ｎぞれバイアス電圧ｖＲ１；ＦおよびｖｃＩＩが取シ出
されて論理部に供給される◎ 第２図から第５図１での回路にようて示される回路装置
においては、各論理部１−１．１−２゜１−ｎの内部バ
イアス回路４−１．４−．２．・・・。
４−ｎとの間にそれぞれ２本ずつの結線を設ける必要が
あるとともに、共通バイアス回路３から各内部バイアス
回路４−１，４−２ｓ・・・、 ４− ｎｖｃそれぞれ
２本ずつの結線を設ける必要がある。このためバイアス
部の配線量が多くな妙、信頼性が低下するとともに回路
の集積度を高めることが困難になる等の不都合があった
。
あるとともに、共通バイアス回路３から各内部バイアス
回路４−１，４−２ｓ・・・、 ４− ｎｖｃそれぞれ
２本ずつの結線を設ける必要がある。このためバイアス
部の配線量が多くな妙、信頼性が低下するとともに回路
の集積度を高めることが困難になる等の不都合があった
。
本発明の目的は、前述の従来形における問題点に鑑み、
集積回路装置において、バイアス部を内部バイアス回路
と共通バイアス回路に分割し、内部バイアス回路から１
柚類の安定化された電源を共通バイアス回路に供給し共
通バイアス回路において所要のイ■類のバイアス電源を
発生させるという構想に基づき、各回路間の配ｆｆＭ量
を減少させ、回路の信頼性を向上させるとともに集積度
の向上を図ることにある。
集積回路装置において、バイアス部を内部バイアス回路
と共通バイアス回路に分割し、内部バイアス回路から１
柚類の安定化された電源を共通バイアス回路に供給し共
通バイアス回路において所要のイ■類のバイアス電源を
発生させるという構想に基づき、各回路間の配ｆｆＭ量
を減少させ、回路の信頼性を向上させるとともに集積度
の向上を図ることにある。
そしてこの目的は、本発明によれば、複数の回路ユニッ
トと該複数の回路ユニットにバイアス電圧または電流を
供給するバイアス供給部を有し、該バイアス供給部は安
定化された単１０基準電圧または電流を発生する共通バ
イアス回路および前記回路ユニットに対応して設けられ
共通バイアス回路からの基準電圧または電流にもとづき
安定化された複数種類のバイアス電圧または電流を発生
して対応回路ユニットに供給する複数の内部バイアス回
路を具備する集積回路装置を提供することによって達成
される。
トと該複数の回路ユニットにバイアス電圧または電流を
供給するバイアス供給部を有し、該バイアス供給部は安
定化された単１０基準電圧または電流を発生する共通バ
イアス回路および前記回路ユニットに対応して設けられ
共通バイアス回路からの基準電圧または電流にもとづき
安定化された複数種類のバイアス電圧または電流を発生
して対応回路ユニットに供給する複数の内部バイアス回
路を具備する集積回路装置を提供することによって達成
される。
以下、図面により本発明の詳細な説明する。
第６図は、本発明の１実施例に係わる集積回路装置の概
略の溝底を示す。同図の装置においては、バイアス部が
共通バイアス回路５と各Ｈ，１理部１−１゜１−２．・
・・、１−ｎにそれぞれバイアス電圧ｖＲ，ＦおよびＶ
。Ｂを供給する内部バイアス回路６−１゜６−２．・・
・、６−ｎとによりて構成されている。
略の溝底を示す。同図の装置においては、バイアス部が
共通バイアス回路５と各Ｈ，１理部１−１゜１−２．・
・・、１−ｎにそれぞれバイアス電圧ｖＲ，ＦおよびＶ
。Ｂを供給する内部バイアス回路６−１゜６−２．・・
・、６−ｎとによりて構成されている。
但し、第２図の装置と異なシ、共通バイアス回路６から
各内部バイアス回路６−１．６−２．・・・。
各内部バイアス回路６−１．６−２．・・・。
５−ｎに供給される基準電圧が一種類の電圧ＶＢＩｌの
みとなっており、各内部バイアス回路６−１゜６−２．
・・・、６−ｎ内においてこの電圧ｖＢＢから２種類の
バイアス電圧ｖＲＫＦおよびＶ。８を生成している。
みとなっており、各内部バイアス回路６−１゜６−２．
・・・、６−ｎ内においてこの電圧ｖＢＢから２種類の
バイアス電圧ｖＲＫＦおよびＶ。８を生成している。
第６図の装置における共通バイアス回路５としては、例
えば第４図に示される回路が用いられるが、出力電圧ｖ
ＢＢは配線されない。また、内部バイアス回路としては
例えば第７図（ａ）から（ｃ）に示されるものが用いら
れる。第７図（−）に示す回路は、電源ＶＡ３とｖＢ３
との間に直列接続されたトランジスタＱ１４およびＱ１
５、抵抗Ｒ１いおよびダイオード９Ｄ３の回路と、同じ
電源ｖＡ３およびＶＢ６間に直列に挿入された抵抗Ｒ１
７、トランジスタＱ１６、抵抗Ｒ１８、およびダイオー
ドＤ４の回路を具備する。
えば第４図に示される回路が用いられるが、出力電圧ｖ
ＢＢは配線されない。また、内部バイアス回路としては
例えば第７図（ａ）から（ｃ）に示されるものが用いら
れる。第７図（−）に示す回路は、電源ＶＡ３とｖＢ３
との間に直列接続されたトランジスタＱ１４およびＱ１
５、抵抗Ｒ１いおよびダイオード９Ｄ３の回路と、同じ
電源ｖＡ３およびＶＢ６間に直列に挿入された抵抗Ｒ１
７、トランジスタＱ１６、抵抗Ｒ１８、およびダイオー
ドＤ４の回路を具備する。
トランジスタＱＩ１１とＱｔｓのペースは共通接続され
て共通バイアス回路からの基準電源ｖＢＢを受ける。
て共通バイアス回路からの基準電源ｖＢＢを受ける。
またトランジスタＱ１６のコレクタはトランジスタＱ１
４のペースに接続されている。
４のペースに接続されている。
第７図（ａ）の回路においては、入力基準電圧ｖ０の値
が一定であれは出力バイアス電圧Ｖ。８の値もほぼ一定
となる。また、トランジスタＱ１ｇのエミッタペース電
圧が一定であるから、該トランジスタＱｔｓのコレクタ
電流も＃棗ぼ一定となる。したがって、抵抗Ｒ１７の両
瑞電圧が一定となシ、電源ｖＡ３の電圧が一定であれば
トランジスタＱ１４のペース電圧が一定となるから出力
バイアス電圧ｖＲつ。
が一定であれは出力バイアス電圧Ｖ。８の値もほぼ一定
となる。また、トランジスタＱ１ｇのエミッタペース電
圧が一定であるから、該トランジスタＱｔｓのコレクタ
電流も＃棗ぼ一定となる。したがって、抵抗Ｒ１７の両
瑞電圧が一定となシ、電源ｖＡ３の電圧が一定であれば
トランジスタＱ１４のペース電圧が一定となるから出力
バイアス電圧ｖＲつ。
もほぼ一定となる。なお、出力バイアス電圧ｖｃ。
はトランジスタＱ１ｓのエミッタあるいはトランジスタ
Ｑ１６のエミッタの双方から取シ出すことが可能である
。このような回路により、一定の入力基準電圧■。に基
づき２種類の安定化されたバイアス電圧ｖＲＥＦおよび
■ｃ８を生成することができる。
Ｑ１６のエミッタの双方から取シ出すことが可能である
。このような回路により、一定の入力基準電圧■。に基
づき２種類の安定化されたバイアス電圧ｖＲＥＦおよび
■ｃ８を生成することができる。
第７図（ｂ）は、内部バイアス回路の他の例を示す。
同図の回路は、電源ＶＡ３とＶＢ３間に接続された抵抗
Ｒ１９、トランジスタＱｔｙ、抵抗Ｒ２０％および夕゛
イオードＤ５の直列回路と、同じ電源Ｖ およびｖＢ３
ム３ 間に接続されトランジスタＱｔｓおよびｍ 抗Ｒｚ ！
カら々るエミッタホロワ回路を具備する。
Ｒ１９、トランジスタＱｔｙ、抵抗Ｒ２０％および夕゛
イオードＤ５の直列回路と、同じ電源Ｖ およびｖＢ３
ム３ 間に接続されトランジスタＱｔｓおよびｍ 抗Ｒｚ ！
カら々るエミッタホロワ回路を具備する。
拘７図（ｂ）の回路は、第７図（、）の回路におけるト
ランジスタＱ１５およびダイオードＤ３を除去した回路
と等価である。したがって、バイアス電圧Ｖｃｓはトラ
ンジスタＱ１７のエミッタから取）出されるのみである
。但し、第７図（ｂ）の回路においては共通バイアス回
路から供給される基準電圧ＶＢＢが１個のトランジスタ
Ｑ１７に印加されるのみであるため、共通バイアス回路
の負荷を軽くすることが可能になる。
ランジスタＱ１５およびダイオードＤ３を除去した回路
と等価である。したがって、バイアス電圧Ｖｃｓはトラ
ンジスタＱ１７のエミッタから取）出されるのみである
。但し、第７図（ｂ）の回路においては共通バイアス回
路から供給される基準電圧ＶＢＢが１個のトランジスタ
Ｑ１７に印加されるのみであるため、共通バイアス回路
の負荷を軽くすることが可能になる。
第７図（ｃ）は、内部バイアス回路のさらに他の例を示
す。同図の回路は、電源ｖＡ３とＶＢ５間に接続された
抵抗Ｒ２２、トランジスタＱ１９、抵抗Ｒ２３、および
ダイオードＤ、の直列回路と、同じ電源間に接続された
トランジスタＱ２ＧおよびＱ２１、そして抵抗Ｒ２４の
直列回路とを具備する。この回路においても前記各回路
の場合と同様にトランジスタＱ１９のコレクタおよびエ
ミッタ電圧が一定となり、したがって安定化されたバイ
アス電圧ＶＲＩｉ、、およびＶｃＢを出力することが可
能である。ところが、第７図（ｂ）の回路においては、
共通バイアス回路からの基準電圧ＶＢｌｌが切られた場
合にもトランジスタＱ１ｓおよび抵抗ａ２ｔの直列回路
に電流が流れ回路が電力を消費するのに対し、第７図（
ｃ）の回路においては基準電圧ｖｌｌＢが切られるとト
ランジスタＱ１ｅおよびＱｚｔがともにカットオフ状態
となるため無駄な電流が流れることはない。
す。同図の回路は、電源ｖＡ３とＶＢ５間に接続された
抵抗Ｒ２２、トランジスタＱ１９、抵抗Ｒ２３、および
ダイオードＤ、の直列回路と、同じ電源間に接続された
トランジスタＱ２ＧおよびＱ２１、そして抵抗Ｒ２４の
直列回路とを具備する。この回路においても前記各回路
の場合と同様にトランジスタＱ１９のコレクタおよびエ
ミッタ電圧が一定となり、したがって安定化されたバイ
アス電圧ＶＲＩｉ、、およびＶｃＢを出力することが可
能である。ところが、第７図（ｂ）の回路においては、
共通バイアス回路からの基準電圧ＶＢｌｌが切られた場
合にもトランジスタＱ１ｓおよび抵抗ａ２ｔの直列回路
に電流が流れ回路が電力を消費するのに対し、第７図（
ｃ）の回路においては基準電圧ｖｌｌＢが切られるとト
ランジスタＱ１ｅおよびＱｚｔがともにカットオフ状態
となるため無駄な電流が流れることはない。
なお、第７図（ａ）から（ｃ）までの各回路においては
、バイアス電圧ＶＢＩＣρ値はそれぞれ抵抗Ｒ１７＋Ｒ
１１１１およびＲ２□を調整することによって種々のレ
ベルに設定することが可能である。
、バイアス電圧ＶＢＩＣρ値はそれぞれ抵抗Ｒ１７＋Ｒ
１１１１およびＲ２□を調整することによって種々のレ
ベルに設定することが可能である。
第８図（、）は、本発明の１実施例に係わる集積回路装
置内の各回路のチップ上のレイアウトの１例を示す。同
図において、７は半導体チップ、８はｇンディングパッ
ド、９は回路セルでおって内部バイアス回路と論理部を
含むものである。即ち、同図の構成においては、回路セ
ル９がプレイ状に配置されたセル領域９ａの例えば両端
部に、共通バイアス回路５が配列されて共通バイアス回
路領域５ａが構成されている。そして、各共通バイアス
回路５から同じ列の回路セルに必要に応じて基準電圧ｖ
ＢＢを供給するための配線が施されている。
置内の各回路のチップ上のレイアウトの１例を示す。同
図において、７は半導体チップ、８はｇンディングパッ
ド、９は回路セルでおって内部バイアス回路と論理部を
含むものである。即ち、同図の構成においては、回路セ
ル９がプレイ状に配置されたセル領域９ａの例えば両端
部に、共通バイアス回路５が配列されて共通バイアス回
路領域５ａが構成されている。そして、各共通バイアス
回路５から同じ列の回路セルに必要に応じて基準電圧ｖ
ＢＢを供給するための配線が施されている。
第８図（ａ）の例においては、回路セルが１４列刈１行
のマトリックス状に配列されておシ、これらの回路セル
に回路セル内の回路の種類と特性とによって基準電圧ｖ
ＢＢを必要とするものにのみ結線を行い電圧を供給する
ことによシ、消費電力の軽減を図っている。
のマトリックス状に配列されておシ、これらの回路セル
に回路セル内の回路の種類と特性とによって基準電圧ｖ
ＢＢを必要とするものにのみ結線を行い電圧を供給する
ことによシ、消費電力の軽減を図っている。
第８図（ｂ）は、各回路セル９の構成例を示す。同図の
回路セルは、４つの論理部１０−１．１．０−２゜１０
−３．１０−４および１つの内部７９４７２回路１１を
具備する。そして、内部・々イアス回路１１から各論理
部に２種類の・マイアス電圧ｖ、Ｆｉｐよびｖｃｓを供
給するための結線が施されている。
回路セルは、４つの論理部１０−１．１．０−２゜１０
−３．１０−４および１つの内部７９４７２回路１１を
具備する。そして、内部・々イアス回路１１から各論理
部に２種類の・マイアス電圧ｖ、Ｆｉｐよびｖｃｓを供
給するための結線が施されている。
址だ、内部バイアス回路１１には共通ノＺ４アス回路か
らの基準電圧ＶＢＢを供給するだめの結線が行なわれて
いる。
らの基準電圧ＶＢＢを供給するだめの結線が行なわれて
いる。
なお、第８図（ａ）および（ｂ）に示す構成において、
各共通バイアス回路５は各回路セル内の内部７９４７２
回路１１を介して論理部に７４イアス電圧を供給してい
るが、各共通バイアス回路５として例えば第４図に示す
ような回路を有するものを用いた場合には、共通バイア
ス回路から直接バイアス電圧ｖＲＦ、声よびＶｃｓを各
回路に供給することも可能であシ、特に半導体チップ７
の周辺に配置された図示しない人出力バッファ回路等に
バイアス電圧を供給する場合に好都合である。
各共通バイアス回路５は各回路セル内の内部７９４７２
回路１１を介して論理部に７４イアス電圧を供給してい
るが、各共通バイアス回路５として例えば第４図に示す
ような回路を有するものを用いた場合には、共通バイア
ス回路から直接バイアス電圧ｖＲＦ、声よびＶｃｓを各
回路に供給することも可能であシ、特に半導体チップ７
の周辺に配置された図示しない人出力バッファ回路等に
バイアス電圧を供給する場合に好都合である。
このように、本発明によれば、共通バイアス回路から内
部バイアス回路に供給される基準電圧が１種類でよいた
め、集積回路装置の内部配線数が減少し信頼性が向上す
るとともに集積度を上シ高めることが可能になる。また
、各論理回路部ごとにバイアス部を設ける場合に比べて
消費電力を大幅に軽減することができる。さらに、各内
部バイアス回路にも複数の論理部を接続することができ
るから単位ケ゛−トあたシの平均消費電力をさらに減少
させることが可能になる。
部バイアス回路に供給される基準電圧が１種類でよいた
め、集積回路装置の内部配線数が減少し信頼性が向上す
るとともに集積度を上シ高めることが可能になる。また
、各論理回路部ごとにバイアス部を設ける場合に比べて
消費電力を大幅に軽減することができる。さらに、各内
部バイアス回路にも複数の論理部を接続することができ
るから単位ケ゛−トあたシの平均消費電力をさらに減少
させることが可能になる。
第１図および第２図は従来形の集積回路装置のイーミー
構成を示すブロック回路図、第３図は論理部の１例を示
す電気回路図、第４図は共通バイアス回路の１例を示す
電気回路図、第５０は従来形の集積回路装置に用いられ
ている内部バイアス回路の構成を示す電気回路図、第６
図は本発明の１実施例に係わる乗積回路装置の構成を示
すブロック回路図、第７図（ａ） ？ （ｂ） ＊ （
ｅ）はそれぞれ第６図の装置に用いられている内部バイ
アス回路の構成を示す電気回路図、第８図（１）は本発
明の１実施例に係わる集積回路装置の半轡体チッゾ上に
おける各回路の配置を示す平面図、そして第８図（ｂ）
は第８図（ａ）の装置における回路セルの詳細な構造を
示す詩明図である。 １−１．１−２．・・・、１−ｎ・・・論理部、２−１
゜２−２．・・・、２−ｎ・・・バイアス部、３・・・
共通バイアス回路、４−１．４−２．・・・、４−ｎ・
・・内部バイアス回路、５・・・共通バイアス回路、６
−１４，６−２６−ｎ、・・・、内部バイアス回路、７
・・・半導体チップ、８・・・がンディングノ々ツド、
９・・・回路セル、１０−１．１０−２．１０−３．１
０−４・・・論理部、１１・・・内部バイアス回路、５
ａ・・・共通ノＮｌイアス回路領域、９ａ・・・回路セ
ル領域、Ｑｌ ｒ Ｑ２ ＋・・・１Ｑ２１・・・トラ
ンジスタ、Ｒ１ｓＲ２１・・・、Ｒ２４・・・抵抗、Ｄ
ｔ ｅ Ｄ２ ｍ・・・＋Ｄ６・・・ダイオードＯ特許
出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 半 １図
構成を示すブロック回路図、第３図は論理部の１例を示
す電気回路図、第４図は共通バイアス回路の１例を示す
電気回路図、第５０は従来形の集積回路装置に用いられ
ている内部バイアス回路の構成を示す電気回路図、第６
図は本発明の１実施例に係わる乗積回路装置の構成を示
すブロック回路図、第７図（ａ） ？ （ｂ） ＊ （
ｅ）はそれぞれ第６図の装置に用いられている内部バイ
アス回路の構成を示す電気回路図、第８図（１）は本発
明の１実施例に係わる集積回路装置の半轡体チッゾ上に
おける各回路の配置を示す平面図、そして第８図（ｂ）
は第８図（ａ）の装置における回路セルの詳細な構造を
示す詩明図である。 １−１．１−２．・・・、１−ｎ・・・論理部、２−１
゜２−２．・・・、２−ｎ・・・バイアス部、３・・・
共通バイアス回路、４−１．４−２．・・・、４−ｎ・
・・内部バイアス回路、５・・・共通バイアス回路、６
−１４，６−２６−ｎ、・・・、内部バイアス回路、７
・・・半導体チップ、８・・・がンディングノ々ツド、
９・・・回路セル、１０−１．１０−２．１０−３．１
０−４・・・論理部、１１・・・内部バイアス回路、５
ａ・・・共通ノＮｌイアス回路領域、９ａ・・・回路セ
ル領域、Ｑｌ ｒ Ｑ２ ＋・・・１Ｑ２１・・・トラ
ンジスタ、Ｒ１ｓＲ２１・・・、Ｒ２４・・・抵抗、Ｄ
ｔ ｅ Ｄ２ ｍ・・・＋Ｄ６・・・ダイオードＯ特許
出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 半 １図
Claims (1)
- 複数の回路ユニットと該複数の回路ユニットにバイアス
電圧または電流を供給するバイアス供給部を有し、該バ
イアス供給部は安定化された単ｌの基準電圧または電流
を発生する共通バイアス回路および前記回路ユニットに
対応して設けられ共通バイアス回路からの基準電圧また
は電流にもとづき安定化された複数種類のバイアス電圧
または電流を発生して対応回路ユニットに供給する複数
の内部バイアス回路を具備する集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173197A JPS6065557A (ja) | 1983-09-21 | 1983-09-21 | 集積回路装置 |
| US06/650,527 US4678935A (en) | 1983-09-21 | 1984-09-14 | Inner bias circuit for generating ECL bias voltages from a single common bias voltage reference |
| DE8484401842T DE3482084D1 (de) | 1983-09-21 | 1984-09-18 | Integrierte schaltung. |
| EP84401842A EP0140744B1 (en) | 1983-09-21 | 1984-09-18 | Integrated circuit device |
| KR8405687A KR900005149B1 (en) | 1983-09-21 | 1984-09-18 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173197A JPS6065557A (ja) | 1983-09-21 | 1983-09-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065557A true JPS6065557A (ja) | 1985-04-15 |
| JPH0365663B2 JPH0365663B2 (ja) | 1991-10-14 |
Family
ID=15955896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173197A Granted JPS6065557A (ja) | 1983-09-21 | 1983-09-21 | 集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4678935A (ja) |
| EP (1) | EP0140744B1 (ja) |
| JP (1) | JPS6065557A (ja) |
| KR (1) | KR900005149B1 (ja) |
| DE (1) | DE3482084D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626771A (en) * | 1985-09-19 | 1986-12-02 | Advanced Micro Devices, Inc. | ECL slave reference generator |
| LU86637A1 (de) * | 1986-03-14 | 1987-04-02 | Siemens Ag | Schaltungsanordnung zur ansteuerung eines ic-bausteins mit digitalsignlaen |
| JP2575702B2 (ja) * | 1987-05-09 | 1997-01-29 | 富士通 株式会社 | シンセサイザ・チュ−ナ |
| US4931665A (en) * | 1988-04-13 | 1990-06-05 | National Semiconductor Corporation | Master slave voltage reference circuit |
| US5029280A (en) * | 1988-04-13 | 1991-07-02 | National Semiconductor Corp. | ECL circuit for resistance and temperature bus drop compensation |
| EP0337314B1 (en) * | 1988-04-13 | 1994-01-12 | National Semiconductor Corporation | Master slave buffer circuit |
| US4894562A (en) * | 1988-10-03 | 1990-01-16 | International Business Machines Corporation | Current switch logic circuit with controlled output signal levels |
| US4945265A (en) * | 1989-07-13 | 1990-07-31 | National Semiconductor Corporation | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US4990797A (en) * | 1989-09-26 | 1991-02-05 | Analog Devices, Inc. | Reference voltage distribution system |
| JP2683948B2 (ja) * | 1990-06-19 | 1997-12-03 | 三菱電機株式会社 | 半導体集積回路 |
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| US5122686A (en) * | 1991-07-18 | 1992-06-16 | Advanced Micro Devices, Inc. | Power reduction design for ECL outputs that is independent of random termination voltage |
| US7860676B2 (en) | 2007-06-28 | 2010-12-28 | Hillcrest Laboratories, Inc. | Real-time dynamic tracking of bias |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5630086A (en) * | 1979-08-17 | 1981-03-26 | Tanaka Kikinzoku Kogyo Kk | Composite body made of metal and its preparation |
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| JPS57120740U (ja) * | 1981-01-17 | 1982-07-27 | ||
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028414B2 (ja) * | 1977-09-09 | 1985-07-04 | 株式会社日立製作所 | 半導体論理回路 |
| JPS60953B2 (ja) * | 1977-12-30 | 1985-01-11 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5494269A (en) * | 1978-01-09 | 1979-07-25 | Hitachi Ltd | Logic circuit |
| US4313083A (en) * | 1978-09-27 | 1982-01-26 | Analog Devices, Incorporated | Temperature compensated IC voltage reference |
| JPS566535A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Integrated circuit |
| JPS57107637A (en) * | 1980-12-25 | 1982-07-05 | Fujitsu Ltd | Ecl integrated circuit |
| US4348633A (en) * | 1981-06-22 | 1982-09-07 | Motorola, Inc. | Bandgap voltage regulator having low output impedance and wide bandwidth |
| US4443753A (en) * | 1981-08-24 | 1984-04-17 | Advanced Micro Devices, Inc. | Second order temperature compensated band cap voltage reference |
| JPS58125915A (ja) * | 1981-12-29 | 1983-07-27 | Fujitsu Ltd | バイアス回路 |
| EP0098173B1 (en) * | 1982-06-30 | 1990-04-11 | Fujitsu Limited | Semiconductor integrated-circuit apparatus |
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
-
1983
- 1983-09-21 JP JP58173197A patent/JPS6065557A/ja active Granted
-
1984
- 1984-09-14 US US06/650,527 patent/US4678935A/en not_active Expired - Lifetime
- 1984-09-18 DE DE8484401842T patent/DE3482084D1/de not_active Expired - Fee Related
- 1984-09-18 KR KR8405687A patent/KR900005149B1/ko not_active IP Right Cessation
- 1984-09-18 EP EP84401842A patent/EP0140744B1/en not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57120740U (ja) * | 1981-01-17 | 1982-07-27 | ||
| JPS58142559A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4678935A (en) | 1987-07-07 |
| DE3482084D1 (de) | 1990-05-31 |
| JPH0365663B2 (ja) | 1991-10-14 |
| KR900005149B1 (en) | 1990-07-20 |
| EP0140744A3 (en) | 1987-04-22 |
| EP0140744B1 (en) | 1990-04-25 |
| EP0140744A2 (en) | 1985-05-08 |
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