JPH01162290A - 磁気バブルメモリ装置 - Google Patents
磁気バブルメモリ装置Info
- Publication number
- JPH01162290A JPH01162290A JP62320125A JP32012587A JPH01162290A JP H01162290 A JPH01162290 A JP H01162290A JP 62320125 A JP62320125 A JP 62320125A JP 32012587 A JP32012587 A JP 32012587A JP H01162290 A JPH01162290 A JP H01162290A
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- JP
- Japan
- Prior art keywords
- function
- gate
- gates
- magnetic bubble
- bubble memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003362 replicative effect Effects 0.000 abstract 2
- 230000006870 function Effects 0.000 description 50
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 240000008100 Brassica rapa Species 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のファンクションゲートの電圧降下が等しくなるよ
うにすることによりファンクションドライバ回路の構成
を容易にした磁気バブルメモリ装置に関し、 各ファンクションゲート電圧降下を一様としこれにより
ファンクションドライバ等の外部制御を容易としその回
路を簡素化することを目的とし、磁気バブルメモリに対
してデータの書込み或いは読出しを制御する複数゛のフ
ァンクションゲート(Gen、 Re、 Swap
、 Brep、 Bswap )と、前記複数のファン
クションゲートの電圧降下がほぼ等しくなるように選択
された少な(とも1つの抵抗と、該抵抗が接続されるフ
ァンクションドライバ回路とからなるように構成する。
うにすることによりファンクションドライバ回路の構成
を容易にした磁気バブルメモリ装置に関し、 各ファンクションゲート電圧降下を一様としこれにより
ファンクションドライバ等の外部制御を容易としその回
路を簡素化することを目的とし、磁気バブルメモリに対
してデータの書込み或いは読出しを制御する複数゛のフ
ァンクションゲート(Gen、 Re、 Swap
、 Brep、 Bswap )と、前記複数のファン
クションゲートの電圧降下がほぼ等しくなるように選択
された少な(とも1つの抵抗と、該抵抗が接続されるフ
ァンクションドライバ回路とからなるように構成する。
本発明は、複数のファンクションゲートの電圧降下を等
しくなるようにすることによりファンクションドライバ
回路の構成を容易にした磁気バブルメモリ装置に関する
。
しくなるようにすることによりファンクションドライバ
回路の構成を容易にした磁気バブルメモリ装置に関する
。
磁気バブルメモリ装置の各ゲートにはそれぞれトランジ
スタからなるファンクションドライバが接続され、各ト
ランジスタの入力信号に応じてファンクションゲートを
制御する。ファンクションゲートは共通電源につられて
おり、ファンクションドライバを構成する各トランジス
タはそのコレクタが各ファンクションゲートに接続され
るとともにエミッタは接地されている。
スタからなるファンクションドライバが接続され、各ト
ランジスタの入力信号に応じてファンクションゲートを
制御する。ファンクションゲートは共通電源につられて
おり、ファンクションドライバを構成する各トランジス
タはそのコレクタが各ファンクションゲートに接続され
るとともにエミッタは接地されている。
磁気バブルメモリは大容量、不揮発性の磁性メモリであ
り、その制御部においては、各種のゲートによってデー
タの発生、分割、交換の一連のファンクション動作を行
うために、ファンクションドライバから定電流を流して
いる。
り、その制御部においては、各種のゲートによってデー
タの発生、分割、交換の一連のファンクション動作を行
うために、ファンクションドライバから定電流を流して
いる。
すなわち、磁気バブルメモリ装置においては、データを
格納するマイナーループに対して、データを発生するた
めのジェネレートゲート、データを書込むためのスワッ
プゲート及びデータを読出すためのりブリケートゲート
、がそれぞれ設けられ、またブートループに対してはデ
ータを書込むためのブートループスワップゲート、デー
タを読出すためのブートループリプリケートゲートが設
けられている。
格納するマイナーループに対して、データを発生するた
めのジェネレートゲート、データを書込むためのスワッ
プゲート及びデータを読出すためのりブリケートゲート
、がそれぞれ設けられ、またブートループに対してはデ
ータを書込むためのブートループスワップゲート、デー
タを読出すためのブートループリプリケートゲートが設
けられている。
しかしながら、これらファンクション動作のためのファ
ンクション電流は各ファンクションによって異なる電流
値を必要とする。
ンクション電流は各ファンクションによって異なる電流
値を必要とする。
更に、スワップゲートは例えば580Ω、ブートループ
スワップゲートは例えば100Ω、ジェネレートゲート
は例えば20〜30Ωのように、おのおののファンクシ
ョンゲートの抵抗は上述のファンクション電流とは無関
係にそれぞれ異なった抵抗値を有している。
スワップゲートは例えば100Ω、ジェネレートゲート
は例えば20〜30Ωのように、おのおののファンクシ
ョンゲートの抵抗は上述のファンクション電流とは無関
係にそれぞれ異なった抵抗値を有している。
このため、各々のファンクション動作時における電圧降
下は各々のファンクションゲートによって非常に異なる
ので、ファンクションドライバの設計にあたっては各フ
ァンクションゲートに接続されたトランジスタやその他
の周辺回路を各ファンクションゲート毎に異なった設計
をしなければならない。このため、ファンクションドラ
イバ等の磁気バブルデバイスの周辺の回路が複雑であっ
た。
下は各々のファンクションゲートによって非常に異なる
ので、ファンクションドライバの設計にあたっては各フ
ァンクションゲートに接続されたトランジスタやその他
の周辺回路を各ファンクションゲート毎に異なった設計
をしなければならない。このため、ファンクションドラ
イバ等の磁気バブルデバイスの周辺の回路が複雑であっ
た。
本発明は、各ファンクションゲートの電圧降下を一様と
しこれによりファンクションドライバ等の外部制御を容
易としその回路を筒素化することを目的とする。
しこれによりファンクションドライバ等の外部制御を容
易としその回路を筒素化することを目的とする。
第1図は本発明のブロック図を示す。
共通電源COMが図示しないマイナーループあるいはブ
ートループを制御するためのファンクションゲートすな
わち、ジェネレートゲート(Gen)、リプリケートゲ
ート(Re)、スワップゲート(Swap ) 、ブー
トループリプリケートゲート(Brep) 、ブートル
ープスワンプゲート(Bswap )に接続され、それ
らのゲートにそれぞれ抵抗1゜2.3,4.5の一端子
が接続される。各抵抗1゜2.3.4.5の他の端子は
、ファンクションドライバ6に接続される。そして、フ
ァンクションドライバ6の他端は接地される。
ートループを制御するためのファンクションゲートすな
わち、ジェネレートゲート(Gen)、リプリケートゲ
ート(Re)、スワップゲート(Swap ) 、ブー
トループリプリケートゲート(Brep) 、ブートル
ープスワンプゲート(Bswap )に接続され、それ
らのゲートにそれぞれ抵抗1゜2.3,4.5の一端子
が接続される。各抵抗1゜2.3.4.5の他の端子は
、ファンクションドライバ6に接続される。そして、フ
ァンクションドライバ6の他端は接地される。
上記構成において、抵抗1,2,3,4.5の抵抗値を
、ファンクションゲートにおいて必要とされる電流値及
び各ファンクションゲートの抵抗に応じて選定すること
により、各ファンクションゲートと抵抗1〜5とによっ
て生じる電圧降下をそれぞれほぼ等しくできる。従って
各抵抗1,2゜3.4.5に接続されるファンクション
ドライバ6内の各トランジスタ(図示せず)の設計にあ
たっては同一の電圧がそれぞれのコレクタに印加される
ものとして設計すればよい。従ってファンクションドラ
イバ6の構成を簡素にすることができる。
、ファンクションゲートにおいて必要とされる電流値及
び各ファンクションゲートの抵抗に応じて選定すること
により、各ファンクションゲートと抵抗1〜5とによっ
て生じる電圧降下をそれぞれほぼ等しくできる。従って
各抵抗1,2゜3.4.5に接続されるファンクション
ドライバ6内の各トランジスタ(図示せず)の設計にあ
たっては同一の電圧がそれぞれのコレクタに印加される
ものとして設計すればよい。従ってファンクションドラ
イバ6の構成を簡素にすることができる。
以下、本発明の実施例につき詳細に説明を行う。
まず、第2図は本発明の第1の実施例を示し、共通電源
COMに接続されたファンクションゲートGen、リプ
リケートゲー)Re、スワップゲート5−apr ブー
トリプリケートゲートBrep、ブートスワップゲー)
Bswapはそれぞれ異なる抵抗1゜2.3.4.5
に接続される。そして、これらのファンクションゲート
と抵抗1〜5は1個のバブルデバイス7にチップ内に収
納される。このバブルデバイス7からの出力電圧Oa、
OR+ Os、 Oar。
COMに接続されたファンクションゲートGen、リプ
リケートゲー)Re、スワップゲート5−apr ブー
トリプリケートゲートBrep、ブートスワップゲー)
Bswapはそれぞれ異なる抵抗1゜2.3.4.5
に接続される。そして、これらのファンクションゲート
と抵抗1〜5は1個のバブルデバイス7にチップ内に収
納される。このバブルデバイス7からの出力電圧Oa、
OR+ Os、 Oar。
01lsはそれぞれファンクションドライバ6に接続さ
れる。この出力電圧Oa r ORr Os i Ow
+r+0口は、ファンクションドライバ6内の図示しな
いトランジスタのコレクタにそれぞれ接続され、これら
のトランジスタのエミッタは接地される。
れる。この出力電圧Oa r ORr Os i Ow
+r+0口は、ファンクションドライバ6内の図示しな
いトランジスタのコレクタにそれぞれ接続され、これら
のトランジスタのエミッタは接地される。
抵抗1〜5の抵抗値は出力電圧0(、,0,、O,。
01+、+ Olmが一様になるような値に選定する。
これによって本実施例において、ファンクションドライ
バ6の回路を構成する際に、電流ドライブ時に各ファン
クションゲートと各抵抗の組における電圧降下が同一と
なるので同一構成の電流ドライブ回路で制御可能となる
。さらに、ファンクションゲートと抵抗をバブルデバイ
ス7内に収納したので、抵抗をチップ外に設ける必要が
なく外部回路の部品の点数を減少できる。
バ6の回路を構成する際に、電流ドライブ時に各ファン
クションゲートと各抵抗の組における電圧降下が同一と
なるので同一構成の電流ドライブ回路で制御可能となる
。さらに、ファンクションゲートと抵抗をバブルデバイ
ス7内に収納したので、抵抗をチップ外に設ける必要が
なく外部回路の部品の点数を減少できる。
第3図は本発明の他の実施例を示すものでバブルデバイ
ス7内において共通電源COMに抵抗11と抵抗12と
を接続し、ブートループリプリケートゲートBrepは
抵抗11の一端よりダイオード111を介して接続され
、ジェネレートゲートGenは抵抗11の中間端子より
ダイオード112を介して接続され、リプリケートゲー
トReは抵抗11のさらに異なる中間端子からダイオー
ド113を介して接続される。また、ブートスワップゲ
ートBswapは抵抗12の一端からダイオード112
を介して接続され、スワップゲートSwapは抵抗12
の中間端子からダイオード122を介して接続される。
ス7内において共通電源COMに抵抗11と抵抗12と
を接続し、ブートループリプリケートゲートBrepは
抵抗11の一端よりダイオード111を介して接続され
、ジェネレートゲートGenは抵抗11の中間端子より
ダイオード112を介して接続され、リプリケートゲー
トReは抵抗11のさらに異なる中間端子からダイオー
ド113を介して接続される。また、ブートスワップゲ
ートBswapは抵抗12の一端からダイオード112
を介して接続され、スワップゲートSwapは抵抗12
の中間端子からダイオード122を介して接続される。
そしてファンクションゲートBrep。
Gen、Re、 Bswap 、 Swapはそれぞれ
ほぼ同一の出力電圧Onr、、Oa 、OR、o、、、
o、をファンクションドライバ6に転送する。この実施
例においては、各ファンクションゲートにそれぞれ共通
の抵抗11或いは12を接続しその抵抗の一端子あるい
は異なる中間端子から出力電圧を取り出すことによって
、第2図に示した実施例と同様に各種のファンクション
ゲートと抵抗の組における電圧降下を一律になるように
調整することができる。ここでダイオード111,11
2,113,121゜122は、ファンクションゲート
間の電位差による逆流電流の防止を行うものである。こ
のダイオードはさらに、ゲートのマトリクス化によるド
ライブ方式においては、逆流電流の防止効果も奏する。
ほぼ同一の出力電圧Onr、、Oa 、OR、o、、、
o、をファンクションドライバ6に転送する。この実施
例においては、各ファンクションゲートにそれぞれ共通
の抵抗11或いは12を接続しその抵抗の一端子あるい
は異なる中間端子から出力電圧を取り出すことによって
、第2図に示した実施例と同様に各種のファンクション
ゲートと抵抗の組における電圧降下を一律になるように
調整することができる。ここでダイオード111,11
2,113,121゜122は、ファンクションゲート
間の電位差による逆流電流の防止を行うものである。こ
のダイオードはさらに、ゲートのマトリクス化によるド
ライブ方式においては、逆流電流の防止効果も奏する。
第4図は、バブルデバイスのチップ内において、抵抗1
〜5を設ける位置を矢印21〜25で示したもので、パ
ターンの構成では末端部分に相当する位置に抵抗を配し
、それぞれのファンクションゲートRep 、 Bre
p、 Swap、 Gen、Bs1vapに接続する。
〜5を設ける位置を矢印21〜25で示したもので、パ
ターンの構成では末端部分に相当する位置に抵抗を配し
、それぞれのファンクションゲートRep 、 Bre
p、 Swap、 Gen、Bs1vapに接続する。
なお、Dはデータ読出し用のディテクタである。
また、TAB上にマルチチップ実装をする場合には、こ
れらの抵抗1〜5をTAB上に実装してもよい。
れらの抵抗1〜5をTAB上に実装してもよい。
本発明によれば、各種のファンクションゲートの電圧降
下がそれぞれ一様となるのでファンクションドライバの
回路構成を簡素化することができる。
下がそれぞれ一様となるのでファンクションドライバの
回路構成を簡素化することができる。
第1図は本発明のブロック図、
第2図は本発明の第1の実施例の回路図、第3図は本発
明の第2の実施例の回路図、第4図は本発明の抵抗の接
続箇所を示す図である。 Gen ・・・ジェネレートゲート Re・・・リプリケートゲート、 Swap・・・スワップゲート、 Brep・・・ブートルーブリプリゲート、Bswap
・・・ブートループスワップゲート、6・・・ファ
ンクションドライバ、 7・・・バブルデバイス。
明の第2の実施例の回路図、第4図は本発明の抵抗の接
続箇所を示す図である。 Gen ・・・ジェネレートゲート Re・・・リプリケートゲート、 Swap・・・スワップゲート、 Brep・・・ブートルーブリプリゲート、Bswap
・・・ブートループスワップゲート、6・・・ファ
ンクションドライバ、 7・・・バブルデバイス。
Claims (1)
- 【特許請求の範囲】 1)磁気バブルメモリに対してデータの書込み或いは読
出しを制御する複数のファンクションゲート(Gen、
Re、Swap、Brep、Bswap)と、前記複数
のファンクションゲートの電圧降下がほぼ等しくなるよ
うに選択された少なくとも1つの抵抗(1〜5)と、 該抵抗が接続されるファンクションドライバ回路(6)
とからなることを特徴とする磁気バブルメモリ装置。 2)前記抵抗(1〜5)は、ファンクションゲートが収
納される磁気バブルメモリデバイスと同一チップ内に設
けられたことを特徴とする特許請求の範囲第1項記載の
磁気バブルメモリ装置。 3)前記抵抗(1〜5)はそれぞれのファンクションゲ
ートに対応して設けられたことを特徴とする特許請求の
範囲第1項記載の磁気バブルメモリ装置。 4)前記抵抗(1〜5)はファンクションゲートによっ
て共有されることを特徴とする特許請求の範囲第1項記
載の磁気バブルメモリ装置。 5)前記ファンクションゲートには電流逆流防止用ダイ
オードを設けたことを特徴とする特許請求の範囲第1項
記載の磁気バブルメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62320125A JPH01162290A (ja) | 1987-12-19 | 1987-12-19 | 磁気バブルメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62320125A JPH01162290A (ja) | 1987-12-19 | 1987-12-19 | 磁気バブルメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01162290A true JPH01162290A (ja) | 1989-06-26 |
Family
ID=18117978
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62320125A Pending JPH01162290A (ja) | 1987-12-19 | 1987-12-19 | 磁気バブルメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01162290A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008130617A (ja) * | 2006-11-16 | 2008-06-05 | Nec Corp | フレキシブルプリント基板の固定構造 |
-
1987
- 1987-12-19 JP JP62320125A patent/JPH01162290A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008130617A (ja) * | 2006-11-16 | 2008-06-05 | Nec Corp | フレキシブルプリント基板の固定構造 |
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