JPH0748580B2 - プリント配線基板の回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１つ又は複数の半導体メモリ素子を１つのプ
リント配線基板に実装する回路に関するものである。

〔従来の技術〕

第２図〜第４図は半導体メモリ素子を実装した従来のプ
リント配線基板の回路を示す回路図である。第２図は半
導体メモリ素子が１個の場合、第３図は２個の場合、第
４図は４個の場合を示す。

まず、第２図の回路について説明する。同図において、
１は半導体メモリ素子、２はアドレスライン、３はデー
タライン、４はコントロールライン、５は電源端子、６
はグランドである。この回路の動作は、電源５とグラン
ド６間に特定の電圧を加え、コントロールライン４に回
路を動作させるためのコントロール信号（この回路では
低い電圧≒0V）を与える。そして、アドレスライン２か
ら特定のアドレスを半導体メモリ素子１に加えると、半
導体メモリ素子内部の特定のアドレスに入っている信号
（データ）がデータライン３から出力される。

次に、第３図の回路について説明する。同図において、
１は半導体メモリ素子、２は下位アドレスライン、３は
データライン、４は半導体デコーダ素子７のコントロー
ルライン、５は電源端子、６はグランド、８は上位アド
レスライン、９は半導体メモリ素子１のコントロールラ
インである。第３図においては、２個の半導体メモリ素
子１のうちの片方だけを動作させるために、２入力−４
出力の半導体デコーダ素子７を１個用いている。この半
導体デコーダ素子７においては、２つの入力電圧の
「Ｈ」，「Ｌ」レベルの４つの組合せにより、４つの出
力のうちのいずれかが有効状態になる。その４つの組合
せは、「Ｌ」−「Ｌ」、「Ｌ」−「Ｈ」、「Ｈ」−
「Ｌ」、「Ｈ」−「Ｈ」である。

次に、この回路の動作を説明する。第２図の場合と同様
に、電源５とグランド６との間に電圧を加える。そし
て、半導体デコーダ素子７のコントロールライン４にコ
ントロール信号を与えると、半導体デコーダ素子７は動
作状態に入り、半導体デコーダ素子７へのデコーダ入力
の状態、すなわち上位アドレスライン８およびグランド
６のレベル状態（「Ｈ」，「Ｌ」レベルの組合せ）によ
りコントロールライン９のうちの１つが有効になる。こ
こで、デコーダ入力のうちの１つの状態はグランドレベ
ル（「Ｌ」レベルに固定）であり、組合せとして「Ｌ」
−「Ｈ」、「Ｌ」−「Ｌ」の２つとなる。よって、４つ
のデコーダ出力のうち有効になるのはコントロールライ
ン９に接続された２つのうちのいずれかである。この２
つのデコーダ出力は２つの半導体メモリ素子１のコント
ロール端子に各々入力されており、デコーダ出力の状態
により２つの半導体メモリ素子のいずれかが有効になり
選択される。そして、下位アドレスライン２から特定の
アドレス信号が半導体メモリ素子１に加えられ、データ
ライン３からそのアドレスのデータが出力される。

第３図の回路では半導体デコーダ素子７として２入力−
４出力の物を用いている。１入力−２出力の物を何故使
わないかという理由は、現在主に使用されている物は３
入力−８出力の半導体デコーダ素子で一般化されてお
り、この３入力−８出力の半導体デコーダ素子を使え
ば、この回路のような２入力−４出力または上記１入力
−２出力の半導体デコーダ素子として使えるようになる
からである。また、この一般化された３入力−８出力の
半導体デコーダ素子は大量生産で価格が安くなってい
る。

次に、第４図について説明する。同図において第３図と
同一部分又は相当部分には同一符号が付してある。この
回路の動作は第３図と同様であり、電源端子５とグラン
ド６との間に電圧が加えられ、半導体デコーダ素子７の
コントロールライン４にコントロール信号が加えられる
と、半導体デコーダ素子７は動作状態になる。そして、
２個のデコーダ入力ラインとしての上位アドレスライン
８に「Ｈ」レベルまたは「Ｌ」レベルの信号が加えられ
る。そうすると、４つのデコーダ出力のうちのいずれか
が有効状態になる。その有効となったデコーダ出力が入
力されている半導体メモリ素子１が選択されて有効状態
（動作状態）になる。そして、下位アドレスライン２か
らアドレス信号が半導体メモリ素子１に与えられ、デー
タライン３からデータが出力される。

〔発明が解決しようとする課題〕

上述したように、従来のプリント配線基板の回路におい
ては、半導体メモリ素子の数が異なると、それに応じて
数種類の回路パターンを作成しなければならず、プリン
ト配線基板も回路パターンの種類数に応じた数だけ作成
する必要があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、半導体メモリ素子数が異なって
もひとつのプリント配線基板で構成できる回路パターン
を得ることにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、半導体メモ
リ素子を実装するプリント配線基板の回路において、半
導体メモリ素子の数が異なる数種類の回路を抵抗の実装
の有無によりひとつのプリント配線基板で実現する回路
パターンを有するようにしたものである。

〔作用〕

本発明によるプリント配線基板の回路においては、ひと
つのプリント配線基板で複数種類の半導体メモリ素子数
に対応できる。

〔実施例〕

第１図は本発明に係わるプリント配線基板の回路の一実
施例を示す回路図であり、同図において、10aおよび10b
は上位アドレスライン４に設けられたシリーズ抵抗およ
び接地抵抗、10cはコントロールライン４と９間のジャ
ンプ抵抗である。また、同図において第４図と同一部分
又は相当部分には同一符号が付してある。

本回路は、第２図〜第４図に示す従来の回路を実現でき
る回路である。

第２図の回路を構成するには、第１図中の半導体メモリ
素子１のうちの１個とジャンプ抵抗10cとを用いると実
現できる。

第３図の回路を構成するには、第１図中の半導体メモリ
素子１のうちの２個、半導体デコーダ素子７、プルダウ
ン抵抗10b（シリーズ抵抗10aおよびジャンプ抵抗10cは
用いない）を用いると実現できる。

第４図の回路を構成するには、第１図の半導体メモリ素
子１の４個、半導体デコーダ素子７、シリーズ抵抗10a
（プルダウン抵抗10bおよびジャンプ抵抗10cは用いな
い）を用いると実現できる。

このように、第１図の回路は、１つのプリント配線基板
で実装抵抗部品を変えることにより、３種類の回路を実
現できる。

なお、上記実施例では、２入力−４出力の半導体デコー
ダ素子１個、半導体メモリ素子４個を用いたが、本発明
は、素子の入出力端子数、素子数が限定されるものでは
ない。また、上記実施例では半導体メモリ素子の場合に
ついて説明したが、CPUやCPUの周辺回路であってもよ
く、上記実施例と同様の効果を奏するものである。

〔発明の効果〕

以上説明したように本発明によるプリント配線基板の回
路は、半導体メモリ素子の数が異なる数種類の回路を抵
抗の実装の有無によりひとつのプリント配線基板で実現
する回路パターンを有するようにしたことにより、プリ
ント配線基板を安価にでき、また少量多品種生産におい
て材料品種を少なくできる効果がある。

【図面の簡単な説明】

第１図は本発明に係わるプリント配線基板の回路の一実
施例を示す回路図、第２図，第３図，第４図は半導体メ
モリ素子が１個,2個,4個の場合の従来のプリント配線基
板の回路を示す回路図である。 １……半導体メモリ素子、２……下位アドレスライン、
３……データライン、4,9……コントロールライン、５
……電源端子、６……グランド、７……半導体デコーダ
素子、８……上位アドレスライン、10a……シリーズ抵
抗、10b……プルダウン抵抗、10c……ジャンプ抵抗。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体メモリ素子を実装するプリント配線
   基板の回路において、半導体メモリ素子の数が異なる数
   種類の回路を抵抗の実装の有無によりひとつのプリント
   配線基板で実現する回路パターンを有することを特徴と
   するプリント配線基板の回路。