JPH01225388A - プリント配線基板の回路 - Google Patents

プリント配線基板の回路

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JPH01225388A
JPH01225388A JP5124188A JP5124188A JPH01225388A JP H01225388 A JPH01225388 A JP H01225388A JP 5124188 A JP5124188 A JP 5124188A JP 5124188 A JP5124188 A JP 5124188A JP H01225388 A JPH01225388 A JP H01225388A
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resistance
semiconductor memory
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semiconductor
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JP5124188A
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Minoru Okashi
尾栢 稔
Atsushi Obuchi
大渕 淳
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Ryoden Kasei Co Ltd
Mitsubishi Electric Corp
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Ryoden Kasei Co Ltd
Mitsubishi Electric Corp
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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0286Programmable, customizable or modifiable circuits
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    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、1つ又は複数の半導体メモリ素子を1つのプ
リント配線基板に実装する回路に関するものである。
〔従来の技術〕
第2図〜第4図は半導体メモリ素子を実装した従来のプ
リント配線基板の回路を示す回路図である。第2図は半
導体メモリ素子が1個の場合、第3図は2個の場合、第
4図は4個の場合を示す。
まず、第2図の回路について説明する。同図において、
1は半導体メモリ素子、2はアドレスライン、3はデー
タライン、4はコントロールライン、5は電源端子、6
はグランドである。この回路の動作は、電源5とグラン
ド6間に特定の電圧を加え、コントロールライン4に回
路を動作させるためのコントロール信号(この回路では
低い電圧#Ov)を与える。そして、アドレスライン2
から特定のアドレスを半導体メモリ素子1に加えると、
半導体メモリ素子内部の特定のアドレスに入っている信
号(データ)がデータライン3から出力される。
次に、第3図の回路について説明する。同図において、
1は半導体メモリ素子、2は下位アドレスライン、3は
データライン、4は半導体デコーダ素子7のコントロー
ルライン、5.は電源端子、6はグランド、8は上位ア
ドレスライン、9は半導体メモリ素子1のコントロール
ラインである。
第3図においては、2個の半導体メモリ素子1のうちの
片方だけを動作させるために、2人カー4出力の半導体
デコーダ素子7を1個用いている。
この半導体デコーダ素子7においては、2つの入力電圧
のrHJ、rLJレベルの4つの組合せにより、4つの
出力のうちのいずれかが有効状態になる。その4つの組
合せは、rLJ −rLJ、「LJ −rHJ、rHJ
 −rLJ、rHJ −rHJである。
次に、この回路の動作を説明する。第2図の場合と同様
に、電源5とグランド6との間に電圧を加える。そして
、半導体デコーダ素子7のコントロールライン4にコン
トロール信号を与えると、半導体デコーダ素子7は動作
状態に入り、半導体デコーダ素子7へのデコーダ入力の
状態、すなわち上位アドレスライン8およびグランド6
のレベル状Li(rHj、rLJレベルの組合せ)によ
りコントロールライン9のうちの1つが有効になる。
ここで、デコーダ入力のうちの1つの状態はグランドレ
ベル(「L」レベルに固定)であり、組合せとしてrL
J −rHJ、rLJ −rLJの2つとなる。よって
、4つのデコーダ出力のう“ち有効になるのはコントロ
ールライン9に接続された2つのうちのいずれかである
。この2つのデコーダ出力は2つの半導体メモリ素子1
のコントロール端子に各々入力されており、デコーダ出
力の状態により2つの半導体メモリ素子のいずれかが有
効になり選択される。そして、下位アドレスライン2か
ら特定のアドレス信号が半導体メモリ素子1に加えられ
、データライン3からそのアドレスのデータが出力され
る。
第3図の回路では半導体デコーダ素子7として2人カー
4出力の物を用いている。1人カー2出力の物を何故使
わないかという理由は、現在主に使用されている物多よ
3人カー8出力の半導体デコーダ素子で一般化されてお
り、この3人カー8出力の半導体デコーダ素子を使えば
、この回路のような2人カー4出力または上記1人カー
2出力の半導体デコーダ素子として使えるようになるか
らである。また、この−膜化された3人カー8出力の半
導体デコーダ素子は大量生産で価格が安(なっている。
次に、第4図について説明する。同図において第3図と
同一部分又は相当部分には同一符号が付しである。この
回路の動作は第3図と同様であり、電源端子5とグラン
ド6との間に電圧が加えられ、半導体デコーダ素子7の
コントロールライン4にコントロール信号が加えられる
と、半導体デコーダ素子7は動作状態になる。そして、
2個のデコーダ入力ラインとしての上位アドレスライン
8にrHJレベルまたはrLJレベルの信号が加えられ
る。そうすると、4つのデコーダ出力のうちのいずれか
が有効状態になる。その有効となったデコーダ出力が入
力されている半導体メモリ素子1が選択されて有効状態
(動作状態)になる。そして、下位アドレスライン2か
らアドレス信号が半導体メモリ素子1に与えられ、デー
タライン3からデータが出力される。
〔発明が解決しようとする課題〕
上述したように、従来のプリント配線基板の回路におい
ては、半導体メモリ素子の敗が異なると、それに応じて
数種類の回路パターンを作成しなければならず、プリン
ト配線基板も回路パターンの種類数に応じた数だけ作成
する必要があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、半導体メモリ素子数が異なって
もひとつのプリント配線基板で構成できる回路パターン
を得ることにある。
〔課題を解決するための手段〕
このような目的を達成するために本発明は、半導体メモ
リ素子を実装するプリント配線基板の回路において、半
導体メモリ素子の数が異なる数種類の回路を抵抗の実装
の有無によりひとつのプリント配線基板で実現する回路
パターンを有するようにしたものである。
〔作用〕
本発明によるプリント配線基板の回路においては、ひと
つのプリント配線基板で複数種類の半導体メモリ素子数
に対応できる。
〔実施例〕
第1図は本発明に係わるプリント配線基板の回路の一実
施例を示す回路図であり、同図において、10aおよび
10bは上位アドレスライン4に設けられたシリーズ抵
抗および接地抵抗、10cはコントロールライン4と9
間のジャンプ抵抗である。また、同図において第4図と
同一部分又は相当部分には同一符号が付しである。
本回路は、第2図〜第4図に示す従来の回路を実現でき
る回路である。
第2図の回路を構成するには、第1図中の半導体メモリ
素子1のうちの1個とジャンプ抵抗10Cとを用いると
実現できる。
第3図の回路を構成するには、第1図中の半導体メモリ
素子1のうちの2個、半導体デコーダ素子7、プルダウ
ン抵抗10b(シリーズ抵抗10aおよびジャンプ抵抗
10cは用いない)を用いると実現できる。
第4図の回路を構成するには、第1図の半導体メモリ素
子lの4個、半導体デコーダ素子7、シリーズ抵抗10
a  (プルダウン抵抗10bおよびジャンプ抵抗10
Cは用いない)を用いると実現できる。
このように、第1図の回路は、1つのプリント配線基板
で実装抵抗部品を変えることにより、3種類の回路を実
現できる。
なお、上記実施例では、2人カー4出力の半導体デコー
ダ素子1個、半導体メモリ素子4個を用いたが、本発明
は、素子の入出力端子数、素子数が限定されるものでは
ない。また、上記実施例では半導体メモリ素子の場合に
ついて説明したが、CPUやCPUの周辺回路であって
もよく、上記実施例と同様の効果を奏するものである。
〔発明の効果〕
以上説明したように本発明によるプリント配線基板の回
路は、半、導体メモリ素子の数が異なる数種類の回路を
抵抗の実装の有無によりひとつのプリント配線基板で実
現する回路パターンを有するようにしたことにより、プ
リント配線基板を安価にでき、また少量多品種生産にお
いて材料品種を少なくできる効果がある。
【図面の簡単な説明】
第1図は本発明に係わるプリント配線基板の回路の一実
施例を示す回路図、第2図、第3図、第4図は半導体メ
モリ素子が1個、2個、4個の場合の従来のプリント配
線基板の回路を示す回路図である。 l・・・半導体メモリ素子、2・・・下位アドレスライ
ン、3・・・データライン、4.9・・・コントロール
ライン、5・・・電源端子、6・・・グランド、7・・
・半導体デコーダ素子、8・・・上位アドレスライン、
10a・・・シリーズ抵抗、10b・・・プルダウン抵
抗、10C・・・ジャンプ抵抗。

Claims (1)

    【特許請求の範囲】
  1.  半導体メモリ素子を実装するプリント配線基板の回路
    において、半導体メモリ素子の数が異なる数種類の回路
    を抵抗の実装の有無によりひとつのプリント配線基板で
    実現する回路パターンを有することを特徴とするプリン
    ト配線基板の回路。
JP5124188A 1988-03-04 1988-03-04 プリント配線基板の回路 Expired - Lifetime JPH0748580B2 (ja)

Priority Applications (1)

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JP5124188A JPH0748580B2 (ja) 1988-03-04 1988-03-04 プリント配線基板の回路

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JPH01225388A true JPH01225388A (ja) 1989-09-08
JPH0748580B2 JPH0748580B2 (ja) 1995-05-24

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6233157B1 (en) 1998-11-07 2001-05-15 Hyundai Electronics Industries Co., Ltd. Printed circuit board and method for wiring signal lines on the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6233157B1 (en) 1998-11-07 2001-05-15 Hyundai Electronics Industries Co., Ltd. Printed circuit board and method for wiring signal lines on the same
GB2343553B (en) * 1998-11-07 2003-07-09 Hyundai Electronics Ind Printed circuit board and method for wiring signal lines on the same

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