JP3024590B2 - プログラマブル論理デバイス - Google Patents
プログラマブル論理デバイスInfo
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- JP3024590B2 JP3024590B2 JP9109794A JP10979497A JP3024590B2 JP 3024590 B2 JP3024590 B2 JP 3024590B2 JP 9109794 A JP9109794 A JP 9109794A JP 10979497 A JP10979497 A JP 10979497A JP 3024590 B2 JP3024590 B2 JP 3024590B2
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- JP
- Japan
- Prior art keywords
- wiring channel
- logic circuit
- pld
- channel group
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プログラム可能型論理
デバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ｅｖｉｃｅ（ＰＬＤ））に関し、特に、内部回路と外部
端子を接続するプログラマブル論理デバイスの構造に関
する。
デバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ｅｖｉｃｅ（ＰＬＤ））に関し、特に、内部回路と外部
端子を接続するプログラマブル論理デバイスの構造に関
する。
【０００２】
【従来の技術】従来、ＰＬＤの論理回路構成部と外部端
子との接続において、一般信号用接続は、プログラミン
グによる任意性があるが、電源（含む接地）用接続はデ
バイス品種単位で固定である。
子との接続において、一般信号用接続は、プログラミン
グによる任意性があるが、電源（含む接地）用接続はデ
バイス品種単位で固定である。
【０００３】同一形状、同一端子数のＰＬＤであって
も、メーカが異なるか、あるいはメーカが同じであって
も、品名が異なれば、端子の同一機能性は保証されてい
ない場合が多い。
も、メーカが異なるか、あるいはメーカが同じであって
も、品名が異なれば、端子の同一機能性は保証されてい
ない場合が多い。
【０００４】この種の技術の先行技術として、特開平０
６−１６３６９０号公報に示す方式が提案されている。
６−１６３６９０号公報に示す方式が提案されている。
【０００５】この公報に開示された電子デバイス配置配
線装置は、プリント基板上に複数配置されたＰＬＤを配
置する配置手段と、デバイス間配線手段のほか、ピン機
能変更手段を備えている。
線装置は、プリント基板上に複数配置されたＰＬＤを配
置する配置手段と、デバイス間配線手段のほか、ピン機
能変更手段を備えている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に示す如き欠点があった。
術には以下に示す如き欠点があった。
【０００７】第１の問題点は、従来の技術において、現
行ＰＬＤと形状が同じで大容量ＰＬＤに置き換えるか、
または現用ＰＬＤが廃品種になり代替えＰＬＤにする場
合にはプリント基板の再設計を要している。
行ＰＬＤと形状が同じで大容量ＰＬＤに置き換えるか、
または現用ＰＬＤが廃品種になり代替えＰＬＤにする場
合にはプリント基板の再設計を要している。
【０００８】その理由は、同一形状条件のＰＬＤであっ
てもメーカが異なるか、あるいは同一メーカ品であって
も品名が異なれば、電源端子及びＰＬＤ固有端子に違い
があるためである。
てもメーカが異なるか、あるいは同一メーカ品であって
も品名が異なれば、電源端子及びＰＬＤ固有端子に違い
があるためである。
【０００９】第２の問題点は、従来の技術においては、
ＰＬＤの回路変更により端子配置の変更が必要な場合に
は、プリント基板の再設計を行っている。
ＰＬＤの回路変更により端子配置の変更が必要な場合に
は、プリント基板の再設計を行っている。
【００１０】その理由は、ＰＬＤの端子配置が変更にな
ったためである。
ったためである。
【００１１】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記諸欠点を解消する為になされたもので
あり、従って本発明の目的は、ＰＬＤの電源端子、ＧＮ
Ｄ端子、及び信号端子の位置をＰＬＤ内で任意に変更で
きる機能を持たせることで、プリント基板の再設計を不
要とすることを可能とした新規なプログラマブル論理デ
バイスを提供することにある。
術に内在する上記諸欠点を解消する為になされたもので
あり、従って本発明の目的は、ＰＬＤの電源端子、ＧＮ
Ｄ端子、及び信号端子の位置をＰＬＤ内で任意に変更で
きる機能を持たせることで、プリント基板の再設計を不
要とすることを可能とした新規なプログラマブル論理デ
バイスを提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るプログラマブル論理デバイスは、プロ
グラミング可能な論理回路構成部（図１の３）と、信号
パッド（ＰＡＤ）（必要に応じて電源ＰＡＤ、ＧＮＤ
ＰＡＤになる）（図１の４）と、前記論理回路構成部と
信号パッドとの間にプログラマブルに接続するためのマ
トリックススイッチを含んだ配線チャネル群（図１の
１）とを備えて構成される。
に、本発明に係るプログラマブル論理デバイスは、プロ
グラミング可能な論理回路構成部（図１の３）と、信号
パッド（ＰＡＤ）（必要に応じて電源ＰＡＤ、ＧＮＤ
ＰＡＤになる）（図１の４）と、前記論理回路構成部と
信号パッドとの間にプログラマブルに接続するためのマ
トリックススイッチを含んだ配線チャネル群（図１の
１）とを備えて構成される。
【００１３】
【作用】本発明においては、予め下地として有する内部
インタフェース２は、配線チャネル群１内に到達してい
る。
インタフェース２は、配線チャネル群１内に到達してい
る。
【００１４】内部インタフェース２と任意のパッド４の
接続は、配線チャネル群１内に用意されたスイッチのう
ち、プログラム指令により選ばれたスイッチが導通する
ことにより実現される。
接続は、配線チャネル群１内に用意されたスイッチのう
ち、プログラム指令により選ばれたスイッチが導通する
ことにより実現される。
【００１５】配線チャネル群１は、内部インタフェース
２の全てと外部端子５の全ての間での任意接続を可能と
するマトリックス性を持つスイッチを有することによ
り、電源、信号を任意に外部端子５に割り振ることがで
きる。
２の全てと外部端子５の全ての間での任意接続を可能と
するマトリックス性を持つスイッチを有することによ
り、電源、信号を任意に外部端子５に割り振ることがで
きる。
【００１６】
【発明の実施の形態】次に本発明による第１の実施の形
態について図面を参照して説明する。
態について図面を参照して説明する。
【００１７】図１は本発明による第１の実施の形態を示
す正面図である。
す正面図である。
【００１８】図１を参照するに、本発明による第１の実
施の形態は、配線チャネル群１、内部インタフェース
２、論理回路構成部３、パッド（ＰＡＤ）４、及び外部
端子５から構成されている。
施の形態は、配線チャネル群１、内部インタフェース
２、論理回路構成部３、パッド（ＰＡＤ）４、及び外部
端子５から構成されている。
【００１９】配線チャネル群１の所在位置が本発明の主
要対象である。
要対象である。
【００２０】論理回路構成部３は、従来のプログラミン
グテクノロジィにて任意のプログラムが可能な、所要回
路実現のための論理ブロック群および配線リソースから
なり、所定プログラムソフトウエアにより所要の回路を
実現することができる。
グテクノロジィにて任意のプログラムが可能な、所要回
路実現のための論理ブロック群および配線リソースから
なり、所定プログラムソフトウエアにより所要の回路を
実現することができる。
【００２１】内部インタフェース２は、論理回路構成部
３と配線チャネル群１との接続を実現している導体であ
り、プログラミングにより実現した、論理回路構成部３
の結果により、一般信号、電源、接地のいずれかを担
う。
３と配線チャネル群１との接続を実現している導体であ
り、プログラミングにより実現した、論理回路構成部３
の結果により、一般信号、電源、接地のいずれかを担
う。
【００２２】配線チャネル群１には、各チャネル間を接
続するためのトランジスタからなるスイッチ群を有して
おり、プログラムソフトウエアにより所定の配線チャネ
ル間接続を実現する。
続するためのトランジスタからなるスイッチ群を有して
おり、プログラムソフトウエアにより所定の配線チャネ
ル間接続を実現する。
【００２３】配線チャネル群１は論理回路構成部３と外
部端子５との任意の接続を可能とするチャネル数を有し
ている。
部端子５との任意の接続を可能とするチャネル数を有し
ている。
【００２４】パッド４、外部端子５は従来技術であり、
機能も従来技術のそれと同じである。
機能も従来技術のそれと同じである。
【００２５】次に本発明による第２の実施の形態につい
て図２を参照して説明する。
て図２を参照して説明する。
【００２６】図２は本発明による第２の実施の形態を示
す正面図である。
す正面図である。
【００２７】図２を参照するに、本第２の実施の形態に
おいては、第１の実施の形態で示した配線チャネル群１
の他に、論理回路構成部３内に別の配線チャネル群１０
を配設し、配線チャネル群１０内の配線リソースを論理
回路構成部３の実現のための手段として兼用することに
より、端子指定の任意性を高めると同時に、論理回路構
成実現上不足した場合の配線性を補う構造ができる。
おいては、第１の実施の形態で示した配線チャネル群１
の他に、論理回路構成部３内に別の配線チャネル群１０
を配設し、配線チャネル群１０内の配線リソースを論理
回路構成部３の実現のための手段として兼用することに
より、端子指定の任意性を高めると同時に、論理回路構
成実現上不足した場合の配線性を補う構造ができる。
【００２８】本発明による第３の実施の形態として、配
線チャネル群１０を配線チャネル群１の上部に形成した
形態を考えることもできる。
線チャネル群１０を配線チャネル群１の上部に形成した
形態を考えることもできる。
【００２９】次に、本発明による第１の実施の形態の動
作について図１を参照して説明する。
作について図１を参照して説明する。
【００３０】本発明に係る、当該ＰＬＤは、プログラム
ソフトウエアにより論理回路構成部３が具現化すると共
に、配線チャネル群１内の所定スイッチが導通し、内部
インタフェース２と任意の外部端子５間の導通を実現す
る。
ソフトウエアにより論理回路構成部３が具現化すると共
に、配線チャネル群１内の所定スイッチが導通し、内部
インタフェース２と任意の外部端子５間の導通を実現す
る。
【００３１】
【実施例】次に、本発明による第１の実施の形態の一実
施例について図面を参照して具体的に説明する。
施例について図面を参照して具体的に説明する。
【００３２】図３は、本発明による第１の実施の形態の
一実施例を示す概略構成図である。即ち、図３は配線チ
ャネル群１の一具体例を示す概略構成図である。
一実施例を示す概略構成図である。即ち、図３は配線チ
ャネル群１の一具体例を示す概略構成図である。
【００３３】図３において、論理回路構成部３の外周に
は導通状態のマトリックススイッチ８および非導通状態
のマトリックススイッチ９を含んだ配線チャネル６が配
置されている。
は導通状態のマトリックススイッチ８および非導通状態
のマトリックススイッチ９を含んだ配線チャネル６が配
置されている。
【００３４】内部インタフェース２は、導通状態のマト
リックススイッチ８と配線チャネル７で電気的に接続さ
れ、外部端子５に到達している。
リックススイッチ８と配線チャネル７で電気的に接続さ
れ、外部端子５に到達している。
【００３５】前記した第２、第３の実施の形態の実施例
は、上述した第１の実施の形態とほぼ同様に構成するこ
とができる。
は、上述した第１の実施の形態とほぼ同様に構成するこ
とができる。
【００３６】次に、本発明による第１の実施の形態の一
実施例の動作について図３を参照して説明する。
実施例の動作について図３を参照して説明する。
【００３７】配線チャネル６内に存在するマトリックス
スイッチは、本発明に係るＰＬＤ用プログラムソフトウ
エアの制御により、導通、非導通状態をつくる。
スイッチは、本発明に係るＰＬＤ用プログラムソフトウ
エアの制御により、導通、非導通状態をつくる。
【００３８】本実施例では、マトリックススイッチ８が
導通することにより、配線チャネル７を介して論理回路
構成部３との電気的接続が内部インタフェース２を経て
実現する。内部インタフェース２が、一般信号、電源、
接地のいずれを担うかは、本プログラム内の論理回路構
成部構築部分の指令に依存して決められる。
導通することにより、配線チャネル７を介して論理回路
構成部３との電気的接続が内部インタフェース２を経て
実現する。内部インタフェース２が、一般信号、電源、
接地のいずれを担うかは、本プログラム内の論理回路構
成部構築部分の指令に依存して決められる。
【００３９】プログラムにより決定された信号特性は、
上述した接続ルートを介し外部端子５に到達する。
上述した接続ルートを介し外部端子５に到達する。
【００４０】
【発明の効果】本発明は以上の如く構成され、作用する
ものであり、本発明によれば、以下に示すような諸効果
が得られる。
ものであり、本発明によれば、以下に示すような諸効果
が得られる。
【００４１】第１の効果は、廃品種となったＰＬＤを使
用しているプリント基板の再利用ができ、資源の再利用
に寄与することが可能となる。
用しているプリント基板の再利用ができ、資源の再利用
に寄与することが可能となる。
【００４２】その理由は、形状と端子数が同じであれ
ば、既設計のプリント基板の一般信号、電源、接地に合
わせてＰＬＤの端子を任意に設定できるからである。
ば、既設計のプリント基板の一般信号、電源、接地に合
わせてＰＬＤの端子を任意に設定できるからである。
【００４３】第２の効果は、ＰＬＤの端子決定を待たず
にプリント基板の先行設計をすることができる。
にプリント基板の先行設計をすることができる。
【００４４】その理由は、先行設計したプリント基板の
端子決定に合わせてＰＬＤの一般信号、電源、接地の端
子を任意に設定することができるからである。
端子決定に合わせてＰＬＤの一般信号、電源、接地の端
子を任意に設定することができるからである。
【図１】本発明による第１の実施形態を示し、ＰＬＤ内
の内部回路と外部端子の電気的接続を示す正面図であ
る。
の内部回路と外部端子の電気的接続を示す正面図であ
る。
【図２】本発明による第２の実施の形態を示す正面図で
ある。
ある。
【図３】本発明による第１の実施の形態の一実施例を示
す部分概略構成図である。
す部分概略構成図である。
１…配線チャネル群 ２…内部インタフェース ３…論理回路構成部 ４…パッド（ＰＡＤ） ５…外部端子 ６…配線チャネル（非導通） ７…配線チャネル（導通） ８…マトリックススイッチ（導通） ９…マトリックススイッチ（非導通） １０…論理回路構成部の配線チャネル群
Claims (1)
- 【請求項１】 プログラム可能型論理デバイス（以下Ｐ
ＬＤと略記する）において、論理回路構成部と、該論理
回路構成部の外周に配設されＰＬＤ入出力電源及び接地
端子を任意に接続する第１の配線チャネル群と、前記論
理回路構成部内または前記第１の配線チャネル群の上部
に配設され前記第１の配線チャネル群とは別の第２の配
線チャネル群と、前記論理回路構成部と外部端子に接続
されたパッドとの間に介在して設けられた内部インタフ
ェースとを具備し、前記第１、第２の配線チャネル群は
配線チャネルとＰＬＤ用プログラムソフトウエア制御に
より導通、非導通となるマトリックススイッチを含むこ
とを特徴としたプログラマブル論理デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109794A JP3024590B2 (ja) | 1997-04-25 | 1997-04-25 | プログラマブル論理デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109794A JP3024590B2 (ja) | 1997-04-25 | 1997-04-25 | プログラマブル論理デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303302A JPH10303302A (ja) | 1998-11-13 |
| JP3024590B2 true JP3024590B2 (ja) | 2000-03-21 |
Family
ID=14519397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9109794A Expired - Fee Related JP3024590B2 (ja) | 1997-04-25 | 1997-04-25 | プログラマブル論理デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024590B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7378868B2 (en) * | 2006-01-19 | 2008-05-27 | Altera Corporation | Modular I/O bank architecture |
-
1997
- 1997-04-25 JP JP9109794A patent/JP3024590B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303302A (ja) | 1998-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |