JPS6237492B2 - - Google Patents
Info
- Publication number
- JPS6237492B2 JPS6237492B2 JP55121975A JP12197580A JPS6237492B2 JP S6237492 B2 JPS6237492 B2 JP S6237492B2 JP 55121975 A JP55121975 A JP 55121975A JP 12197580 A JP12197580 A JP 12197580A JP S6237492 B2 JPS6237492 B2 JP S6237492B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- input terminals
- input
- output
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Input From Keyboards Or The Like (AREA)
- Multi-Conductor Connections (AREA)
- Keying Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明はスイツチ回路に関する。
複数のスイツチ素子を有するDIPスイツチの各
スイツチ素子を導通または非導通状態に設定して
“０”または“１”を表現し、必要に応じてこの
“０”または“１”のデータを読み込む回路は従
来よく使用されている。
スイツチ素子を導通または非導通状態に設定して
“０”または“１”を表現し、必要に応じてこの
“０”または“１”のデータを読み込む回路は従
来よく使用されている。
しかし、例えば、マイクロプロセツサ等が搭載
されたボード（プリント配線基板）上に実装され
たDIPスイツチの設定を行なう場合、ボードの実
装構造上プロセツサを実行させたままではスイツ
チを操作できないときには、該DIPスイツチと並
列に接続されたソケツトからケーブルを介して外
部に他のDIPスイツチを接続し、このスイツチを
外部から操作する。
されたボード（プリント配線基板）上に実装され
たDIPスイツチの設定を行なう場合、ボードの実
装構造上プロセツサを実行させたままではスイツ
チを操作できないときには、該DIPスイツチと並
列に接続されたソケツトからケーブルを介して外
部に他のDIPスイツチを接続し、このスイツチを
外部から操作する。
このような従来のスイツチ回路ではボード上に
実装されているDIPスイツチの設定値と外部DIP
スイツチの設定値とが混合してしまうため、外部
スイツチを使用するときにはボード上に実装され
たDIPスイツチのスイツチ素子全てを非導通状態
に設定してから外部DIPスイツチに任意の値を設
定する必要がある。
実装されているDIPスイツチの設定値と外部DIP
スイツチの設定値とが混合してしまうため、外部
スイツチを使用するときにはボード上に実装され
たDIPスイツチのスイツチ素子全てを非導通状態
に設定してから外部DIPスイツチに任意の値を設
定する必要がある。
このため、操作が繁雑で誤設定の恐れがあり、
また、ボード上のDIPスイツチに設定されている
値を一時解除（非導通状態にすること）しなけれ
ばならない等の欠点がある。
また、ボード上のDIPスイツチに設定されている
値を一時解除（非導通状態にすること）しなけれ
ばならない等の欠点がある。
本発明の目的は上述の欠点を除去したスイツチ
回路を提供することにある。
回路を提供することにある。
本発明のスイツチ回路は、それぞれが第１の入
力端子および第１の出力端子を有する複数の第１
のスイツチ素子と、該複数の第１のスイツチ素子
の第１の出力端子のそれぞれと一対一対応に接続
された複数の第２の出力端子を有し該複数の第２
の出力端子と一対一対応に設けられた複数の第２
の入力端子を有し該複数の第２の入力端子のうち
の予め定めた一つが接地されたソケツトと、入力
側が該ソケツトの複数の第２の入力端子のうちの
予め定めた一つの接続され出力側が前記複数の第
１のスイツチ素子の第１の入力端子全てと接続さ
れたインバータ回路と、前記ソケツトに設けられ
た複数の第２の入力端子および第２の出力端子と
それぞれ接続自由な複数の第３の入力端子および
第３の出力端子を有するコネクタと、それぞれが
前記コネクタに設けられた複数の第３の入力端子
および第３の出力端子とそれぞれ接続された複数
の第４の入力端子および第４の出力端子を有し複
数の第４の出力端子のそれぞれが相互に全て接続
された複数の第２のスイツチ素子とから構成され
ている。
力端子および第１の出力端子を有する複数の第１
のスイツチ素子と、該複数の第１のスイツチ素子
の第１の出力端子のそれぞれと一対一対応に接続
された複数の第２の出力端子を有し該複数の第２
の出力端子と一対一対応に設けられた複数の第２
の入力端子を有し該複数の第２の入力端子のうち
の予め定めた一つが接地されたソケツトと、入力
側が該ソケツトの複数の第２の入力端子のうちの
予め定めた一つの接続され出力側が前記複数の第
１のスイツチ素子の第１の入力端子全てと接続さ
れたインバータ回路と、前記ソケツトに設けられ
た複数の第２の入力端子および第２の出力端子と
それぞれ接続自由な複数の第３の入力端子および
第３の出力端子を有するコネクタと、それぞれが
前記コネクタに設けられた複数の第３の入力端子
および第３の出力端子とそれぞれ接続された複数
の第４の入力端子および第４の出力端子を有し複
数の第４の出力端子のそれぞれが相互に全て接続
された複数の第２のスイツチ素子とから構成され
ている。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は従来の回路例を示す。ボード上に実装
された複数の第１のスイツチ素子１０１に“０”
または“１”のデータを設定する。すなわち、ス
イツチを導通状態（ON）にすると出力端子１０
３にはデータ“０”が出力され、非導通状態
（OFF）にすると出力端子１０３にはデータ
“１”が出力される。ソケツト１０２およびこの
ソケツト１０２と係合するコネクタ１０４ならび
にケーブル１０６を介して第２のスイツチ素子１
０５に設定された値を出力端子１０３に出力する
場合、両スイツチ１０１および１０５の設定値の
混合をさけるためスイツチ素子１０１を全て
OFFにする必要がある。
された複数の第１のスイツチ素子１０１に“０”
または“１”のデータを設定する。すなわち、ス
イツチを導通状態（ON）にすると出力端子１０
３にはデータ“０”が出力され、非導通状態
（OFF）にすると出力端子１０３にはデータ
“１”が出力される。ソケツト１０２およびこの
ソケツト１０２と係合するコネクタ１０４ならび
にケーブル１０６を介して第２のスイツチ素子１
０５に設定された値を出力端子１０３に出力する
場合、両スイツチ１０１および１０５の設定値の
混合をさけるためスイツチ素子１０１を全て
OFFにする必要がある。
第２図は本発明の一実施例を示す図である。
本実施例においては、ボード上に実装されてい
る複数の第１のスイツチ素子２０１と並列に接続
されたソケツト２０２の入力側の一つのピンを接
地し、入力側の他の一つのピンをインバータ回路
２０４の入力側と接続し、インバータ回路２０４
の出力側をスイツチ素子２０１の入力端子の全て
と接続している。一方、ケーブル２０７を介して
コネクタ２０５に並列接続された複数の第２のス
イツチ素子２０６の入力端子は全て短絡されてい
る。
る複数の第１のスイツチ素子２０１と並列に接続
されたソケツト２０２の入力側の一つのピンを接
地し、入力側の他の一つのピンをインバータ回路
２０４の入力側と接続し、インバータ回路２０４
の出力側をスイツチ素子２０１の入力端子の全て
と接続している。一方、ケーブル２０７を介して
コネクタ２０５に並列接続された複数の第２のス
イツチ素子２０６の入力端子は全て短絡されてい
る。
ソケツト２０２のコネクタ２０５とを接続しな
いときには、インバータ回路２０４への入力信号
は“１”となりスイツチ素子２０１の全ての入力
端子には入力信号“０”が与えられる。すなわ
ち、スイツチ素子２０１のデータはイネーブル
（スイツチ素子２０１に設定された値が有効）と
なる。
いときには、インバータ回路２０４への入力信号
は“１”となりスイツチ素子２０１の全ての入力
端子には入力信号“０”が与えられる。すなわ
ち、スイツチ素子２０１のデータはイネーブル
（スイツチ素子２０１に設定された値が有効）と
なる。
一方、コネクタ２０５とソケツト２０２との接
続したときには、インバータ回路２０４の入力側
は接地されるのでインバータ回路２０４の出力信
号は“１”となり、このため、スイツチ素子２０
１のデータはデイセイブル（無効）となりスイツ
チ素子２０６に設定されたデータのみが有効とな
る。すなわち、コネクタ２０５を接続するだけで
データを自動的に切替えることができる。
続したときには、インバータ回路２０４の入力側
は接地されるのでインバータ回路２０４の出力信
号は“１”となり、このため、スイツチ素子２０
１のデータはデイセイブル（無効）となりスイツ
チ素子２０６に設定されたデータのみが有効とな
る。すなわち、コネクタ２０５を接続するだけで
データを自動的に切替えることができる。
以上、本発明には、ボード上に実装された複数
の第１のスイツチ素子に設定されたデータを保持
したままこの第１のスイツチ素子の機能を簡単に
無効にすることができるためデータの切替操作が
容易に行なえかつデータの設定誤りをなくすこと
ができるという効果がある。
の第１のスイツチ素子に設定されたデータを保持
したままこの第１のスイツチ素子の機能を簡単に
無効にすることができるためデータの切替操作が
容易に行なえかつデータの設定誤りをなくすこと
ができるという効果がある。
第１図は従来例を示す回路図である。
１００……スイツチ回路、１０１……スイツチ
素子、１０２……ソケツト、１０３……信号出力
端子、１０４……コネクタ、１０５……外部スイ
ツチ素子、１０６……ケーブル。 第２図は本発明の一実施例を示す回路図であ
る。 ２００……スイツチ回路、２０１……スイツチ
素子、２０２……ソケツト、２０３……信号出力
端子、２０４……インバータ回路、２０５……コ
ネクタ、２０６……外部スイツチ素子、２０７…
…ケーブル。
素子、１０２……ソケツト、１０３……信号出力
端子、１０４……コネクタ、１０５……外部スイ
ツチ素子、１０６……ケーブル。 第２図は本発明の一実施例を示す回路図であ
る。 ２００……スイツチ回路、２０１……スイツチ
素子、２０２……ソケツト、２０３……信号出力
端子、２０４……インバータ回路、２０５……コ
ネクタ、２０６……外部スイツチ素子、２０７…
…ケーブル。
Claims (1)
- １ それぞれが第１の入力端子および第１の出力
端子を有する複数の第１のスイツチ素子と、該複
数の第１のスイツチ素子の第１の出力端子のそれ
ぞれと一対一対応に接続された複数の第２の出力
端子を有し該複数の第２の出力端子と一対一対応
に設けられた複数の第２の入力端子を有し該複数
の第２の入力端子のうちの一つが接地されたソケ
ツトと、入力側が該ソケツトの複数の第２の入力
端子のうちの予め定めた一つと接続され出力側が
前記複数の第１のスイツチ素子の第１の入力端子
全てと接続されたインバータ回路と、前記ソケツ
トに設けられた複数の第２の入力端子および第２
の出力端子とそれぞれ接続自由な複数の第３の入
力端子および第３の出力端子を有するコネクタ
と、それぞれが前記コネクタに設けられた複数の
第３の入力端子および第３の出力端子とそれぞれ
接続された複数の第４の入力端子および第４の出
力端子を有し該複数の第４の入力端子のそれぞれ
が相互に全て接続された複数の第２のスイツチ素
子とから構成されたことを特徴とするスイツチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121975A JPS5746415A (en) | 1980-09-03 | 1980-09-03 | Switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121975A JPS5746415A (en) | 1980-09-03 | 1980-09-03 | Switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5746415A JPS5746415A (en) | 1982-03-16 |
| JPS6237492B2 true JPS6237492B2 (ja) | 1987-08-12 |
Family
ID=14824485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121975A Granted JPS5746415A (en) | 1980-09-03 | 1980-09-03 | Switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5746415A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601157B2 (ja) * | 1993-10-19 | 1997-04-16 | 日本電気株式会社 | Ｄｉｐスイッチ付コネクタ |
-
1980
- 1980-09-03 JP JP55121975A patent/JPS5746415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5746415A (en) | 1982-03-16 |
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