JPH0433168B2 - - Google Patents
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- JPH0433168B2 JPH0433168B2 JP60052008A JP5200885A JPH0433168B2 JP H0433168 B2 JPH0433168 B2 JP H0433168B2 JP 60052008 A JP60052008 A JP 60052008A JP 5200885 A JP5200885 A JP 5200885A JP H0433168 B2 JPH0433168 B2 JP H0433168B2
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- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイポーラトランジスタを使用したト
ランジスタ・ロジツク回路に関するもので、特に
リニア回路、電力増幅回路等を含む集積回路等に
使用されるものである。
ランジスタ・ロジツク回路に関するもので、特に
リニア回路、電力増幅回路等を含む集積回路等に
使用されるものである。
２つの同一論理レベル信号から３つの同一論理
レベル信号を作り出す回路として第２図に示すよ
うな回路が知られている。これによれば入力１か
ら２つのインバータINV１およびINV２を介し
た出力１、入力１のINV１による反転出力と入
力２のINV３による反転出力とをNANDゲート
に入力して論理積をとつた出力２、入力１と入力
２のINV３による反転出力とをNORゲートに入
力して論理和をとつた出力３を得るようにしてい
る。
レベル信号を作り出す回路として第２図に示すよ
うな回路が知られている。これによれば入力１か
ら２つのインバータINV１およびINV２を介し
た出力１、入力１のINV１による反転出力と入
力２のINV３による反転出力とをNANDゲート
に入力して論理積をとつた出力２、入力１と入力
２のINV３による反転出力とをNORゲートに入
力して論理和をとつた出力３を得るようにしてい
る。
この回路では、入力１および入力２にＬレベル
信号が入力されると、出力１，２，３は共にＬレ
ベルとなる。
信号が入力されると、出力１，２，３は共にＬレ
ベルとなる。
第３図は第２図に示した論理回路をバイポーラ
トランジスタを用いて実現したものである。
トランジスタを用いて実現したものである。
これによればトランジスタとしてすべてエミツ
タ接地されたNPNトランジスタＱ１ないしＱ７
が用いられており、トランジスタＱ１はインバー
タ１を、トランジスタＱ２はインバータ２を、ト
ランジスタＱ３およびこのトランジスタＱ３のエ
ミツタにコレクタが接続されたトランジスタＱ４
はNANDゲートを、コレクタが共通接続された
トランジスタＱ５およびＱ６はNORゲートを、
トランジスタＱ７はインバータ３を形成してい
る。また、各トランジスタのコレクタ側にはそれ
ぞれ適当な抵抗を介して電源電圧Vccが供給され
ている。
タ接地されたNPNトランジスタＱ１ないしＱ７
が用いられており、トランジスタＱ１はインバー
タ１を、トランジスタＱ２はインバータ２を、ト
ランジスタＱ３およびこのトランジスタＱ３のエ
ミツタにコレクタが接続されたトランジスタＱ４
はNANDゲートを、コレクタが共通接続された
トランジスタＱ５およびＱ６はNORゲートを、
トランジスタＱ７はインバータ３を形成してい
る。また、各トランジスタのコレクタ側にはそれ
ぞれ適当な抵抗を介して電源電圧Vccが供給され
ている。
このような回路では２つの入力端子に論理信号
が印加されると各トランジスタのオン・オフ動作
により出力１、出力２、出力３に所定の論理信号
が取り出される。
が印加されると各トランジスタのオン・オフ動作
により出力１、出力２、出力３に所定の論理信号
が取り出される。
しかしながら、NANDゲートのように一方の
トランジスタのエミツタが他方のトランジスタの
コレクタに接続された構成では誤動作が生じる可
能性がある。
トランジスタのエミツタが他方のトランジスタの
コレクタに接続された構成では誤動作が生じる可
能性がある。
例えば、トランジスタＱ４が高い飽和電圧特性
を有している場合には、このトランジスタＱ４が
オンとなつているときのトランジスタＱ３のエミ
ツタ電圧は高くなつているため、Ａ点の電位を十
分に高くしないとトランジスタＱ３はオンとなら
ず、Ａ点の電位によつては誤つた出力が出力２よ
り取出されることになる。
を有している場合には、このトランジスタＱ４が
オンとなつているときのトランジスタＱ３のエミ
ツタ電圧は高くなつているため、Ａ点の電位を十
分に高くしないとトランジスタＱ３はオンとなら
ず、Ａ点の電位によつては誤つた出力が出力２よ
り取出されることになる。
これを防止するためには抵抗Ｒ７の値を小さく
して電流を増加させることが必要である。
して電流を増加させることが必要である。
Ａ点の電位VAは次の式で表わすことができる。
VA＝VSAT(Q4)＋VBE(Q3)＋IB(Q3)
×R9＝IB(Q5)×R11＋VBE(Q5)
ここでVSAT(Q4)はＱ４の飽和電圧である。
いま、
VSAT(Q4)＝0.1V
VBE(Q3)＝VBE(Q5)＝0.7V
R9＝R11＝1KΩとすると、
Ｑ４の飽和時のＱ３のベース電流IB(Q3)はＱ３のコ
レクタ電流IC＝10μA、電流増幅率β＝１として VA＝0.1＋0.7＋10×10-6×１×103＝0.81V である。これから、 IBE(Q5)＝（0.81−0.7）／１×103 ＝0.11×10-6A となる。したがつて、Ｒ７を流れる電流は IB(Q4)＋IB(Q5)＝120μA となり、R7の値はこの電流を流せるよう十分に
低い値とならなければならない。
レクタ電流IC＝10μA、電流増幅率β＝１として VA＝0.1＋0.7＋10×10-6×１×103＝0.81V である。これから、 IBE(Q5)＝（0.81−0.7）／１×103 ＝0.11×10-6A となる。したがつて、Ｒ７を流れる電流は IB(Q4)＋IB(Q5)＝120μA となり、R7の値はこの電流を流せるよう十分に
低い値とならなければならない。
しかしながら、R7を流れるこのような電流は
Ａ点の電位を高めるために大部分が使われ、実際
の動作を行なつていない無駄な電流であつて消費
電流を増加させている。これは特に電池駆動機器
において電池寿命を短縮させるため問題である。
Ａ点の電位を高めるために大部分が使われ、実際
の動作を行なつていない無駄な電流であつて消費
電流を増加させている。これは特に電池駆動機器
において電池寿命を短縮させるため問題である。
第４図はこのようなな消費電流を減少させるよ
うにした同様のロジツク回路を示しており、この
回路においては入力２からNANDゲートおよび
NORゲートへ信号を伝達するためのインバータ
を第３図の場合のように共用せず、それぞれ専用
としている。すなわち、NANDゲートにおける
トランジスタＱ３のベースは入力抵抗Ｒ２２を有
するトランジスタＱ８のコレクタと接続され、
NORゲートにおけるトランジスタＱ５のベース
は入力抵抗Ｒ２３を有するトランジスタＱ９のコ
レクタと接続されている。また、NANDゲート
のトランジスタＱ３のベースは抵抗Ｒ７を介して
電源Vccに接続されているが、NORゲートのトラ
ンジスタＱ５のベースはＢ点でトランジスタＱ３
と共通接続されることなく抵抗Ｒ２４を介して電
源Vccに接続されており、結局トランジスタＱ３
とＱ５を駆動する回路が別々になつている。
うにした同様のロジツク回路を示しており、この
回路においては入力２からNANDゲートおよび
NORゲートへ信号を伝達するためのインバータ
を第３図の場合のように共用せず、それぞれ専用
としている。すなわち、NANDゲートにおける
トランジスタＱ３のベースは入力抵抗Ｒ２２を有
するトランジスタＱ８のコレクタと接続され、
NORゲートにおけるトランジスタＱ５のベース
は入力抵抗Ｒ２３を有するトランジスタＱ９のコ
レクタと接続されている。また、NANDゲート
のトランジスタＱ３のベースは抵抗Ｒ７を介して
電源Vccに接続されているが、NORゲートのトラ
ンジスタＱ５のベースはＢ点でトランジスタＱ３
と共通接続されることなく抵抗Ｒ２４を介して電
源Vccに接続されており、結局トランジスタＱ３
とＱ５を駆動する回路が別々になつている。
このような回路ではＢ点に流れる電流はトラン
ジスタＱ３のオンのためだけに使用されるためベ
ース電流が10μA程度あれば問題なく動作が行わ
れる。したがつて第３図の場合のような無駄な電
流を流す必要がなく、全体として消費電力が減少
する。
ジスタＱ３のオンのためだけに使用されるためベ
ース電流が10μA程度あれば問題なく動作が行わ
れる。したがつて第３図の場合のような無駄な電
流を流す必要がなく、全体として消費電力が減少
する。
しかしながら、このような構成では第３図の場
合に比べ全体としてトランジスタおよび抵抗が各
１個多く必要となり配線も複雑になることからデ
イスクリート部品を使用した場合にはスペース上
の、ICにおいてはチツプサイズの問題を生ずる
ことになる。
合に比べ全体としてトランジスタおよび抵抗が各
１個多く必要となり配線も複雑になることからデ
イスクリート部品を使用した場合にはスペース上
の、ICにおいてはチツプサイズの問題を生ずる
ことになる。
本発明はこのような問題を解決するためなされ
たもので、素子や配線の増加を招くことなくしか
も消費電流の小さなトランジスタ・ロジツク回路
を提供することを目的とする。
たもので、素子や配線の増加を招くことなくしか
も消費電流の小さなトランジスタ・ロジツク回路
を提供することを目的とする。
上記目的達成のため、本発明においては
NANDゲートを構成する第１および第２のトラ
ンジスタのうち電源側の第２のトランジスタのベ
ースにベースが共通接続された論理ゲートを構成
する第３のトランジスタのエミツタと接地間に抵
抗を接続し、この抵抗値を第１ないし第３のトラ
ンジスタがそれぞれ導通状態のとき第１のトラン
ジスタの飽和電圧と第２のトランジスタのベー
ス・エミツタ間電圧の和が、第３のトランジスタ
のベース・エミツタ間電圧と抵抗の両端電圧の和
に等しくなるように選択している。これにより第
２のトランジスタのベース電圧が十分高くなるた
め第２のトランジスタの誤動作がなくなり、しか
もこれを実現するには抵抗１本の追加でよい。
NANDゲートを構成する第１および第２のトラ
ンジスタのうち電源側の第２のトランジスタのベ
ースにベースが共通接続された論理ゲートを構成
する第３のトランジスタのエミツタと接地間に抵
抗を接続し、この抵抗値を第１ないし第３のトラ
ンジスタがそれぞれ導通状態のとき第１のトラン
ジスタの飽和電圧と第２のトランジスタのベー
ス・エミツタ間電圧の和が、第３のトランジスタ
のベース・エミツタ間電圧と抵抗の両端電圧の和
に等しくなるように選択している。これにより第
２のトランジスタのベース電圧が十分高くなるた
め第２のトランジスタの誤動作がなくなり、しか
もこれを実現するには抵抗１本の追加でよい。
以下、図面を参照しながら本発明の一実施例を
詳細に説明する。
詳細に説明する。
第１図は本発明にかかるトランジスタ・ロジツ
ク回路の構成を示す回路図であつて第３図とほぼ
同様の構成となつており、対応する構成要素は同
じ記号で示してある。
ク回路の構成を示す回路図であつて第３図とほぼ
同様の構成となつており、対応する構成要素は同
じ記号で示してある。
これによればNORゲートを構成しているトラ
ンジスタＱ５のエミツタとGNDとの間には抵抗
Ｒ３０が挿入されている。この抵抗Ｒ３０の値は
その両端に発生する電圧がNANDゲートを構成
するトランジスタＱ４の飽和電圧と等しくなるよ
うに選択されている。
ンジスタＱ５のエミツタとGNDとの間には抵抗
Ｒ３０が挿入されている。この抵抗Ｒ３０の値は
その両端に発生する電圧がNANDゲートを構成
するトランジスタＱ４の飽和電圧と等しくなるよ
うに選択されている。
すなわち、各トランジスタの飽和電圧VSATを電
流増幅率β＝１のときVSAT＝0.1V、また各トラ
ンジスタのベース・エミツタ間電圧VBE＝0.7Vで
あり、入力１および入力２にＬレベル信号が印加
されたとすれば、トランジスタＱ１，Ｑ６，Ｑ７
はオフとなり、抵抗Ｒ５によりバイアス電圧がか
かるトランジスタＱ２およびＱ４はオンとなる。
同様に抵抗Ｒ７によつてバイアス電圧がかかるト
ランジスタＱ５もオンとなる。このトランジスタ
Ｑ５を流れる電流と電圧との関係はVcc＝Ic（R13
＋R30）＋VSAT＋IB×R30 となり、β＝１からIB＝Icの関係を用いると、 ３＝Ic（280＋５）×103＋0.1＋IB×５×103 Ic＝IBとすると ３＝Ic（280＋５＋５）×103＋0.1 ３＝Ic×290×103＋0.1 ３＝Ic×290×103＋0.1 Ic＝10×10-6(A) これより、Ｒ３０の両端電圧VR30は VR30＝（Ic＋IB）×R30 ＝20×10-6×５×103＝0.1(V) これに対し、Ａ点の電位VAは VA＝VR30＋VBE(Q5)＋IB(Q5)×R11 ＝VSAT(Q4)＋VBE(Q3)＋IB(Q3)×R9 ＝0.1＋0.7＋0.01＝0.81 となり、電圧の分布関係が全く同一となり、トラ
ンジスタＱ３はトランジスタＱ５とほぼ同時にオ
ンとなる。
流増幅率β＝１のときVSAT＝0.1V、また各トラ
ンジスタのベース・エミツタ間電圧VBE＝0.7Vで
あり、入力１および入力２にＬレベル信号が印加
されたとすれば、トランジスタＱ１，Ｑ６，Ｑ７
はオフとなり、抵抗Ｒ５によりバイアス電圧がか
かるトランジスタＱ２およびＱ４はオンとなる。
同様に抵抗Ｒ７によつてバイアス電圧がかかるト
ランジスタＱ５もオンとなる。このトランジスタ
Ｑ５を流れる電流と電圧との関係はVcc＝Ic（R13
＋R30）＋VSAT＋IB×R30 となり、β＝１からIB＝Icの関係を用いると、 ３＝Ic（280＋５）×103＋0.1＋IB×５×103 Ic＝IBとすると ３＝Ic（280＋５＋５）×103＋0.1 ３＝Ic×290×103＋0.1 ３＝Ic×290×103＋0.1 Ic＝10×10-6(A) これより、Ｒ３０の両端電圧VR30は VR30＝（Ic＋IB）×R30 ＝20×10-6×５×103＝0.1(V) これに対し、Ａ点の電位VAは VA＝VR30＋VBE(Q5)＋IB(Q5)×R11 ＝VSAT(Q4)＋VBE(Q3)＋IB(Q3)×R9 ＝0.1＋0.7＋0.01＝0.81 となり、電圧の分布関係が全く同一となり、トラ
ンジスタＱ３はトランジスタＱ５とほぼ同時にオ
ンとなる。
したがつて、出力１、出力２、出力３の各端子
にはＬレベルの出力が現われ、この回路は所定の
機能を果したことになる。
にはＬレベルの出力が現われ、この回路は所定の
機能を果したことになる。
以上の実施例においてはトランジスタＱ３、Ｑ
４、Ｑ５は同一の特性を有するものとして説明さ
れているが、その必要は必ずしもなく、前述の VR30＋VBE(Q5)＋IB(Q5)×R11 ＝VSAT(Q4)＋VBE(Q3)＋IB(Q3)×R9 の関係が満足されるように抵抗Ｒ３０の値を選択
すればよい。
４、Ｑ５は同一の特性を有するものとして説明さ
れているが、その必要は必ずしもなく、前述の VR30＋VBE(Q5)＋IB(Q5)×R11 ＝VSAT(Q4)＋VBE(Q3)＋IB(Q3)×R9 の関係が満足されるように抵抗Ｒ３０の値を選択
すればよい。
また、実施例ではNANDゲートの電源側トラ
ンジスタに共通バイアスで接続される論理ゲート
は通常のNORゲートであつたが、多入力NORゲ
ートやインバータ等の他の論理回路であつてもよ
い。
ンジスタに共通バイアスで接続される論理ゲート
は通常のNORゲートであつたが、多入力NORゲ
ートやインバータ等の他の論理回路であつてもよ
い。
さらに、実施例では各トランジスタはNPN型
であつたが、PNP型でも同様に適用できる。
であつたが、PNP型でも同様に適用できる。
以上のように本発明によれば、NANDゲート
の２つのトランジスタのうちの電源側の第２のト
ランジスタに共通ベース接続された他の論理ゲー
トを構成する第３のトランジスタのエミツタ側に
抵抗を接続し、これら３つのトランジスタが導通
状態のとき、NANDゲートの接地側の第１のト
ランジスタの飽和電圧と電源側トランジスタのベ
ース・エミツタ間電圧の和が第３のトランジスタ
のベース・エミツタ間電圧と抵抗の両端電圧の和
と平衡するように抵抗値が選択されているため、
第１のトランジスタの飽和電圧が高くても第２の
トランジスタのオンオフ動作が問題なく行える。
の２つのトランジスタのうちの電源側の第２のト
ランジスタに共通ベース接続された他の論理ゲー
トを構成する第３のトランジスタのエミツタ側に
抵抗を接続し、これら３つのトランジスタが導通
状態のとき、NANDゲートの接地側の第１のト
ランジスタの飽和電圧と電源側トランジスタのベ
ース・エミツタ間電圧の和が第３のトランジスタ
のベース・エミツタ間電圧と抵抗の両端電圧の和
と平衡するように抵抗値が選択されているため、
第１のトランジスタの飽和電圧が高くても第２の
トランジスタのオンオフ動作が問題なく行える。
また、このようなトランジスタ・ロジツク回路
は従来の回路に抵抗を１本追加するだけで実現す
ることができ、特に集積回路内部ではわずかのパ
ターン変更によりチツプサイズを拡大することな
く実現することができる。
は従来の回路に抵抗を１本追加するだけで実現す
ることができ、特に集積回路内部ではわずかのパ
ターン変更によりチツプサイズを拡大することな
く実現することができる。
第１図は本発明にかかるトランジスタ・ロジツ
ク回路を示す回路図、第２図はその論理構成を示
す論理回路図、第３図および第４図は従来のトラ
ンジスタ・ロジツク回路を示す回路図である。 Ｑ１〜Ｑ９……トランジスタ、Ｒ１〜Ｒ１３，
Ｒ２１〜Ｒ２３，Ｒ３０……抵抗。
ク回路を示す回路図、第２図はその論理構成を示
す論理回路図、第３図および第４図は従来のトラ
ンジスタ・ロジツク回路を示す回路図である。 Ｑ１〜Ｑ９……トランジスタ、Ｒ１〜Ｒ１３，
Ｒ２１〜Ｒ２３，Ｒ３０……抵抗。
Claims (1)
- 【特許請求の範囲】 １ ナンドゲートを構成する、エミツタが接地さ
れた第１のトランジスタおよびこの第１のトラン
ジスタのコレクタに接続されたエミツタを有する
第２のトランジスタと、 この第２のトランジスタのベースに直接または
抵抗を介してベースが接続された、論理ゲートを
構成する第３のトランジスタと、 この第３のトランジスタのエミツタと接地間に
接続された抵抗と、 を備え、 前記第１ないし第３のトランジスタが導通状態
のとき、前記第１のトランジスタの飽和電圧と前
記第２のトランジスタのベース・エミツタ間の電
圧の和が、前記第３のトランジスタのベース・エ
ミツタ間電圧と前記抵抗の両端電圧の和と等しく
なるように前記抵抗の抵抗値が選択されたトラン
ジスタ・ロジツク回路。 ２ 第３のトランジスタにより構成される論理ゲ
ートがノアゲートである特許請求の範囲第１項記
載のトランジスタ・ロジツク回路。 ３ 第１および第３のトランジスタがほぼ同一の
特性を有する特許請求の範囲第１項記載のトラン
ジスタ・ロジツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052008A JPS61212117A (ja) | 1985-03-15 | 1985-03-15 | トランジスタ・ロジツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052008A JPS61212117A (ja) | 1985-03-15 | 1985-03-15 | トランジスタ・ロジツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212117A JPS61212117A (ja) | 1986-09-20 |
| JPH0433168B2 true JPH0433168B2 (ja) | 1992-06-02 |
Family
ID=12902790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052008A Granted JPS61212117A (ja) | 1985-03-15 | 1985-03-15 | トランジスタ・ロジツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61212117A (ja) |
-
1985
- 1985-03-15 JP JP60052008A patent/JPS61212117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61212117A (ja) | 1986-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |