JPS60132418A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60132418A JPS60132418A JP58239721A JP23972183A JPS60132418A JP S60132418 A JPS60132418 A JP S60132418A JP 58239721 A JP58239721 A JP 58239721A JP 23972183 A JP23972183 A JP 23972183A JP S60132418 A JPS60132418 A JP S60132418A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- circuit section
- current
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は半導体集積回路に関するものであるＯ
〔発明の背景〕
第１図は従来から使用されている電流切換回路（ＥＣＬ
又ａ ＣＭＬ ）を示す。この回路は基本的には、電流
切換回路部１と、定電流源回路部２と定電圧回路部３と
からなっており、通常はこの回路を数段組合せて論理を
構成している。ＬＳＩの場合、一部の論理構成が違うだ
けでｔｌとんど同様の論理構成である時、全ての論理構
成をＬＳＩ内に取り込み、使用する上で必要論理だけを
使用するようにすれば、ＬＳＩの種類を増すことなく数
多くの部分に共通のＬＳＩを使用することが出来る・但
し、この場合、論理構成によっては必要のない論理回路
部もあり、この部分で不要な電力を消費する。
又ａ ＣＭＬ ）を示す。この回路は基本的には、電流
切換回路部１と、定電流源回路部２と定電圧回路部３と
からなっており、通常はこの回路を数段組合せて論理を
構成している。ＬＳＩの場合、一部の論理構成が違うだ
けでｔｌとんど同様の論理構成である時、全ての論理構
成をＬＳＩ内に取り込み、使用する上で必要論理だけを
使用するようにすれば、ＬＳＩの種類を増すことなく数
多くの部分に共通のＬＳＩを使用することが出来る・但
し、この場合、論理構成によっては必要のない論理回路
部もあり、この部分で不要な電力を消費する。
この発明の目的とするところは上記の如き従来の問題点
を除去し、電力消費の少ない半導体集積回路を提供する
ことにある。
を除去し、電力消費の少ない半導体集積回路を提供する
ことにある。
この発明の特徴とするところは電流切換回路（ＥＣＬ又
はＣＭＬ ）の定電流源回路部を構成するトランジスタ
のペースに接続される定電圧回路を電流切換回路部に入
力参照電位を与える定電圧回路と別に定電流源回路部用
に設け、さらに上記トランジスタのベース端子を外部端
子に収り出し、上記トランジスタのエミッタから抵抗を
介して接続された′電源に外部で接続することにより、
定電流源回路トランジスタをカットオフすることで不要
回路の電流を遮断する。
はＣＭＬ ）の定電流源回路部を構成するトランジスタ
のペースに接続される定電圧回路を電流切換回路部に入
力参照電位を与える定電圧回路と別に定電流源回路部用
に設け、さらに上記トランジスタのベース端子を外部端
子に収り出し、上記トランジスタのエミッタから抵抗を
介して接続された′電源に外部で接続することにより、
定電流源回路トランジスタをカットオフすることで不要
回路の電流を遮断する。
次に本発明の実施例につき図面を用いて詳細に説明する
。
。
第２図は本発明の一実施例である半導体集積回路の回路
構成を示すものである。電流切換回路部１のトランジス
タ４．５のエミッタは定電流源回路部２のトランジスタ
６のコレクタに接続され、さらにトランジスタ６のエミ
ッタは抵抗１１を介して電源１００に接続されている。
構成を示すものである。電流切換回路部１のトランジス
タ４．５のエミッタは定電流源回路部２のトランジスタ
６のコレクタに接続され、さらにトランジスタ６のエミ
ッタは抵抗１１を介して電源１００に接続されている。
トランジスタ６のベースはさらに定電圧回路５０の出力
端子７に接続され、この端子７は外部に取り出されてい
る。
端子７に接続され、この端子７は外部に取り出されてい
る。
電流切換回路部１０入力端子１０は定電圧回路部６１で
弁士じた参照電位と比較して出力端子８に反転出力、出
力端子９に入力と同一極性を出す一般的な回路である。
弁士じた参照電位と比較して出力端子８に反転出力、出
力端子９に入力と同一極性を出す一般的な回路である。
定電源回路部２は定電圧回路部３０で発生した電位によ
って電流切換回路部１に定電流を流す。この回路を使用
しない場合は外部に取り出した端子７を電源１００に接
続して定電流源回路部２のトランジスタ６をカットオフ
することにより電流′切換回路部１の電流を流ざないよ
うにして電力低減する・接続する手法は、集積回路の外
部リード間を接続するか、集積回路が搭載される基板上
のパターン間をディスクリート線により接続する等をと
ることができる。
って電流切換回路部１に定電流を流す。この回路を使用
しない場合は外部に取り出した端子７を電源１００に接
続して定電流源回路部２のトランジスタ６をカットオフ
することにより電流′切換回路部１の電流を流ざないよ
うにして電力低減する・接続する手法は、集積回路の外
部リード間を接続するか、集積回路が搭載される基板上
のパターン間をディスクリート線により接続する等をと
ることができる。
第３図は本発明の他の実施例を示すもので、同一符号の
ものは前記実施例と同一のものを示す・ 本実施例は電流切換回路を示し、電流切換回路部１の違
う回路群によりて２つに分けである電流切換回路部１が
、差動アンプ回路群２００排他論理回路群６００となっ
ており、回路群内の電流切換回路部１の（す〜四〇差動
入力端子２０．２１は回路群２００ 、 ３００で同一
番号に同一信号が接続されている。
ものは前記実施例と同一のものを示す・ 本実施例は電流切換回路を示し、電流切換回路部１の違
う回路群によりて２つに分けである電流切換回路部１が
、差動アンプ回路群２００排他論理回路群６００となっ
ており、回路群内の電流切換回路部１の（す〜四〇差動
入力端子２０．２１は回路群２００ 、 ３００で同一
番号に同一信号が接続されている。
例えば、回路＃２００の電流切換回路部１の（１）の入
力端子２０．２１は回路群６００の電流切換回路部１の
（１）の入力端子２０．２１にそれぞれ他回路からの同
一信号が接続されている。
力端子２０．２１は回路群６００の電流切換回路部１の
（１）の入力端子２０．２１にそれぞれ他回路からの同
一信号が接続されている。
メモリ回路の出力を入力端子２０ 、２１に接続し、電
流切換回路部１の（９〜（へ）はメモリのビット方向の
データ信号を入力している場合、回路群２００の出力端
子９には、メモリ回路のデータがそのまま出力される。
流切換回路部１の（９〜（へ）はメモリのビット方向の
データ信号を入力している場合、回路群２００の出力端
子９には、メモリ回路のデータがそのまま出力される。
又回路群６００の′電流切換回路部１０入力端子５Ｏに
信号を入れると、出力端子９にはメモリ回路のデータと
同一信号の場合低レベル信号が、不一致信号の場合は高
レベル信号が出るように構成されている。
信号を入れると、出力端子９にはメモリ回路のデータと
同一信号の場合低レベル信号が、不一致信号の場合は高
レベル信号が出るように構成されている。
使用方法により回路群２００のみでよい場合、回路群３
００のみでよい場合及び両回路群が必要な場合があり、
同−ＬＳＩ内に両回路群を入れた場合、使い方により電
力の無駄が出る。このため、各回路群の定電流回路部２
の定電圧回路部５０からの電位端子７及び７０を外部で
電源１００に接続することにより、定電流回路部２のト
ランジスタ６をカントオフして電流を流式ないように出
来る・外部端子７及び７０を開放することにより正常動
作することが出来る。
００のみでよい場合及び両回路群が必要な場合があり、
同−ＬＳＩ内に両回路群を入れた場合、使い方により電
力の無駄が出る。このため、各回路群の定電流回路部２
の定電圧回路部５０からの電位端子７及び７０を外部で
電源１００に接続することにより、定電流回路部２のト
ランジスタ６をカントオフして電流を流式ないように出
来る・外部端子７及び７０を開放することにより正常動
作することが出来る。
これによれば次の如き効果を得ることが出来る。
１ 使用しない回路の電流をカットオフでき、無駄な電
流を制限できる。
流を制限できる。
２ 使用しない回路の電流をカットオフできるため、共
通回路が多い場合はＬＳＩ品種を押えることが出来る。
通回路が多い場合はＬＳＩ品種を押えることが出来る。
本発明によれば、選択により低消費電力の集積回路が得
られる。
られる。
【図面の簡単な説明】
第１図は一般的な電流切換回路を示す図、第２図は本発
明の一実施例を示す図、第３図は本発明の他の一実施例
を示す図である。 １・・電流切換回路部、２・定電流回路部、３．５０．
５１・・・定電圧回路部、４，５．６− ）ランジスタ
、７，７０ 外部コントロール端子、８．９・出力端子
、１０，２０，２１．ろ０ ・入力端子、１１ ・・抵
抗、１００・・電源、２００・・差動アンプ回路群、３
００ ・排他論理回路群 第 １ 図 第２胆 第３ｍ ［ ■
明の一実施例を示す図、第３図は本発明の他の一実施例
を示す図である。 １・・電流切換回路部、２・定電流回路部、３．５０．
５１・・・定電圧回路部、４，５．６− ）ランジスタ
、７，７０ 外部コントロール端子、８．９・出力端子
、１０，２０，２１．ろ０ ・入力端子、１１ ・・抵
抗、１００・・電源、２００・・差動アンプ回路群、３
００ ・排他論理回路群 第 １ 図 第２胆 第３ｍ ［ ■
Claims (1)
- 電流切換回路部、該電流切換回路部に対して入力参照電
位を発生する第１の定電圧回路部、上記電圧切換回路部
に定電流を流すトランジスタを含む定電流源回路部と、
上記定電流源回路部の上記トランジスタのペースに定電
流回路用電位番発生する第２の定電圧回路部と、上記ト
ランジスタのペースを外に接続する端子とを有し、上記
端子と上記定電流源回路部に対する外部からの回路電源
に接続を出来るようにしたことを特徴とする半導体集積
回路・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239721A JPS60132418A (ja) | 1983-12-21 | 1983-12-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239721A JPS60132418A (ja) | 1983-12-21 | 1983-12-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132418A true JPS60132418A (ja) | 1985-07-15 |
Family
ID=17048929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239721A Pending JPS60132418A (ja) | 1983-12-21 | 1983-12-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132418A (ja) |
-
1983
- 1983-12-21 JP JP58239721A patent/JPS60132418A/ja active Pending
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