JPH06310998A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH06310998A JPH06310998A JP5093336A JP9333693A JPH06310998A JP H06310998 A JPH06310998 A JP H06310998A JP 5093336 A JP5093336 A JP 5093336A JP 9333693 A JP9333693 A JP 9333693A JP H06310998 A JPH06310998 A JP H06310998A
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- Japan
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- voltage
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Abstract
(57)【要約】
【目的】 簡便な構成で入力ノイズ等による誤動作を効
果的に防止し得るコンパレータ回路を提供する。 【構成】 第１及び第２トランジスタからなる差動トラ
ンジスタ対と、上記第１トランジスタのベースに接続さ
れる第１電圧源と、回路入力端子と上記第２トランジス
タのベースに間に接続されるレベルシフト回路と、コレ
クタが回路出力端子に、エミッタが基準電位に接続され
る第３トランジスタと、ベースが上記第２トランジスタ
のコレクタに、コレクタが上記第３トランジスタのベー
スに、エミッタが上記基準電位に接続される第４トラン
ジスタと、コレクタが上記第２トランジスタのベース
に、エミッタが抵抗を介して上記第４トランジスタのコ
レクタに、ベースが第２電圧源に接続される第５トラン
ジスタと、を備える。 【効果】 ヒステリシス特性を持つコンパレータ回路が
得られる。
果的に防止し得るコンパレータ回路を提供する。 【構成】 第１及び第２トランジスタからなる差動トラ
ンジスタ対と、上記第１トランジスタのベースに接続さ
れる第１電圧源と、回路入力端子と上記第２トランジス
タのベースに間に接続されるレベルシフト回路と、コレ
クタが回路出力端子に、エミッタが基準電位に接続され
る第３トランジスタと、ベースが上記第２トランジスタ
のコレクタに、コレクタが上記第３トランジスタのベー
スに、エミッタが上記基準電位に接続される第４トラン
ジスタと、コレクタが上記第２トランジスタのベース
に、エミッタが抵抗を介して上記第４トランジスタのコ
レクタに、ベースが第２電圧源に接続される第５トラン
ジスタと、を備える。 【効果】 ヒステリシス特性を持つコンパレータ回路が
得られる。
Description
【０００１】
【産業上の利用分野】本発明は、コンパレータ回路に関
し、特に、低電圧における動作が考慮された電圧コンパ
レータ回路に関する。
し、特に、低電圧における動作が考慮された電圧コンパ
レータ回路に関する。
【０００２】
【従来の技術】従来の電圧コンパレータ回路の例につい
て、図４を参照して説明する。同図において、電流源Ｉ
1 、電流源Ｉ5 、トランジスタＱ1 及びＱ2 により、差
動トランジスタ回路が形成される。トランジスタＱ1 の
ベースには、比較基準電圧Ｖ1が印加される。電圧Ｖ1
は、電流源Ｉ2 、ダイオードＱ6 及び抵抗Ｒ3 によって
構成される第１の定電圧源によって得られる。トランジ
スタＱ2 のベース及び回路入力端子ＩＮ間には、抵抗Ｒ
1 及び定電流源Ｉ3 によって構成されるレベルシフト回
路が設けられている。外部信号源ＶINから入力端子ＩＮ
に与えられる電圧入力信号ＶINは上記レベルシフト回路
を介してトランジスタＱ2 のベースに印加される。トラ
ンジスタＱ2 のコレクタ出力はトランジスタＱ4 のベー
スに与えられる。トランジスタＱ4 のエミッタは接地さ
れ、コレクタには電流源Ｉ4 が接続される。トランジス
タＱ4 は、トランジスタＱ2 がオフになると、電流Ｉ5
がベースに流入して導通する。トランジスタＱ4 のコレ
クタ出力はトランジスタＱ3のベースに与えられる。ト
ランジスタＱ3 のエミッタは接地され、コレクタには負
荷抵抗ＲL を介して電源Ｖccが印加される。トランジス
タＱ3 は、トランジスタＱ4 がオフになると、電流源Ｉ
4 の電流がベースに流入してオンになる。トランジスタ
Ｑ3 のコレクタは回路出力端子ＯＵＴとなっている。電
源Ｖccは各回路の両端に動作電圧を供給する。例えば、
乾電池１本、最低動作電圧Ｖccmin ≦１．０ ［Ｖ］程
度のものである。
て、図４を参照して説明する。同図において、電流源Ｉ
1 、電流源Ｉ5 、トランジスタＱ1 及びＱ2 により、差
動トランジスタ回路が形成される。トランジスタＱ1 の
ベースには、比較基準電圧Ｖ1が印加される。電圧Ｖ1
は、電流源Ｉ2 、ダイオードＱ6 及び抵抗Ｒ3 によって
構成される第１の定電圧源によって得られる。トランジ
スタＱ2 のベース及び回路入力端子ＩＮ間には、抵抗Ｒ
1 及び定電流源Ｉ3 によって構成されるレベルシフト回
路が設けられている。外部信号源ＶINから入力端子ＩＮ
に与えられる電圧入力信号ＶINは上記レベルシフト回路
を介してトランジスタＱ2 のベースに印加される。トラ
ンジスタＱ2 のコレクタ出力はトランジスタＱ4 のベー
スに与えられる。トランジスタＱ4 のエミッタは接地さ
れ、コレクタには電流源Ｉ4 が接続される。トランジス
タＱ4 は、トランジスタＱ2 がオフになると、電流Ｉ5
がベースに流入して導通する。トランジスタＱ4 のコレ
クタ出力はトランジスタＱ3のベースに与えられる。ト
ランジスタＱ3 のエミッタは接地され、コレクタには負
荷抵抗ＲL を介して電源Ｖccが印加される。トランジス
タＱ3 は、トランジスタＱ4 がオフになると、電流源Ｉ
4 の電流がベースに流入してオンになる。トランジスタ
Ｑ3 のコレクタは回路出力端子ＯＵＴとなっている。電
源Ｖccは各回路の両端に動作電圧を供給する。例えば、
乾電池１本、最低動作電圧Ｖccmin ≦１．０ ［Ｖ］程
度のものである。
【０００３】このように構成される電圧コンパレータ回
路の動作について説明する。まず、差動トランジスタＱ
2 のベースには、入力電圧ＶINに電圧シフト分Ｉ3Ｒ1
が重畳されて印加され、他方の差動トランジスタＱ1 の
ベースには、電圧Ｖ1 が印加されている。従って、ＶIN
−Ｉ3 Ｒ1 ≧Ｖ1 のとき、トランジスタＱ2がオンにな
り、トランジスタＱ4 はオフ、トランジスタＱ3 はオン
となり、回路出力電圧ＶOUT は略０［Ｖ］になる。ま
た、ＶIN−Ｉ3 Ｒ1 ≦Ｖ1 のとき、トランジスタＱ2 が
オフになり、トランジスタＱ4 はオン、トランジスタＱ
3 はオフとなり、回路出力電圧ＶOUT は略Ｖcc［Ｖ］に
なる。このように、ＶIN≦Ｖ1 ＋Ｉ3 Ｒ1 のとき、出
力端子の電圧ＶOUT はＨレベル（ＶOUT＝Ｖcc）とな
り、ＶIN≧Ｖ1 ＋Ｉ3 Ｒ1 のとき、出力端子の電圧Ｖ
OUT はＬレベル（略ＶOU T ＝０）となる。従って、この
コンパレータ回路におけるスレシホールドレベルＶ
thは、Ｖth＝Ｖ1 ＋Ｉ3 Ｒ1 となる。
路の動作について説明する。まず、差動トランジスタＱ
2 のベースには、入力電圧ＶINに電圧シフト分Ｉ3Ｒ1
が重畳されて印加され、他方の差動トランジスタＱ1 の
ベースには、電圧Ｖ1 が印加されている。従って、ＶIN
−Ｉ3 Ｒ1 ≧Ｖ1 のとき、トランジスタＱ2がオンにな
り、トランジスタＱ4 はオフ、トランジスタＱ3 はオン
となり、回路出力電圧ＶOUT は略０［Ｖ］になる。ま
た、ＶIN−Ｉ3 Ｒ1 ≦Ｖ1 のとき、トランジスタＱ2 が
オフになり、トランジスタＱ4 はオン、トランジスタＱ
3 はオフとなり、回路出力電圧ＶOUT は略Ｖcc［Ｖ］に
なる。このように、ＶIN≦Ｖ1 ＋Ｉ3 Ｒ1 のとき、出
力端子の電圧ＶOUT はＨレベル（ＶOUT＝Ｖcc）とな
り、ＶIN≧Ｖ1 ＋Ｉ3 Ｒ1 のとき、出力端子の電圧Ｖ
OUT はＬレベル（略ＶOU T ＝０）となる。従って、この
コンパレータ回路におけるスレシホールドレベルＶ
thは、Ｖth＝Ｖ1 ＋Ｉ3 Ｒ1 となる。
【０００４】
【発明が解決しようとする課題】このような電圧コンパ
レータ回路は、入力電圧源ＶINにノイズが混入している
場合や、電圧ＶINがスレシホールドレベル付近（ＶIN＝
Ｖ1 ＋Ｉ3 Ｒ1 ）である場合、図５に示すように出力電
圧ＶOUT が定まらずＨレベルからＬレベルの間をノイズ
に応じて変動する。特に、回路の電源電圧Ｖccが低いコ
ンパレータ回路では上記ノイズ等の影響を受けやすく、
不具合である。そこで、従来はデジタル回路でワンショ
ットマルチバイブレータ等を構成し、コンパレータ出力
の信号がＨレベルからＬレベル、または、Ｌレベルから
Ｈレベルに変移した最初のワンショットを検出し、ホー
ルドしてノイズによる誤動作を防止している。
レータ回路は、入力電圧源ＶINにノイズが混入している
場合や、電圧ＶINがスレシホールドレベル付近（ＶIN＝
Ｖ1 ＋Ｉ3 Ｒ1 ）である場合、図５に示すように出力電
圧ＶOUT が定まらずＨレベルからＬレベルの間をノイズ
に応じて変動する。特に、回路の電源電圧Ｖccが低いコ
ンパレータ回路では上記ノイズ等の影響を受けやすく、
不具合である。そこで、従来はデジタル回路でワンショ
ットマルチバイブレータ等を構成し、コンパレータ出力
の信号がＨレベルからＬレベル、または、Ｌレベルから
Ｈレベルに変移した最初のワンショットを検出し、ホー
ルドしてノイズによる誤動作を防止している。
【０００５】しかしながら、ワンショットマルチバイブ
レータ等を付加することは回路素子を増大し、僅かな電
源容量しか持たない装置には必ずしも適当でない。
レータ等を付加することは回路素子を増大し、僅かな電
源容量しか持たない装置には必ずしも適当でない。
【０００６】よって、本発明は、簡便な構成で入力ノイ
ズ等による誤動作を効果的に防止し得るコンパレータ回
路を提供することを目的とする。
ズ等による誤動作を効果的に防止し得るコンパレータ回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明のコンパレータ回路は、第１及び第２トランジス
タからなる差動トランジスタ対と、上記第１トランジス
タのベースに接続される第１電圧源と、回路入力端子と
上記第２トランジスタのベースに間に接続されるレベル
シフト回路と、コレクタが回路出力端子に、エミッタが
基準電位に接続される第３トランジスタと、ベースが上
記第２トランジスタのコレクタに、コレクタが上記第３
トランジスタのベースに、エミッタが上記基準電位に接
続される第４トランジスタと、コレクタが上記第２トラ
ンジスタのベースに、エミッタが抵抗を介して上記第４
トランジスタのコレクタに、ベースが第２電圧源に接続
される第５トランジスタと、を備える。
本発明のコンパレータ回路は、第１及び第２トランジス
タからなる差動トランジスタ対と、上記第１トランジス
タのベースに接続される第１電圧源と、回路入力端子と
上記第２トランジスタのベースに間に接続されるレベル
シフト回路と、コレクタが回路出力端子に、エミッタが
基準電位に接続される第３トランジスタと、ベースが上
記第２トランジスタのコレクタに、コレクタが上記第３
トランジスタのベースに、エミッタが上記基準電位に接
続される第４トランジスタと、コレクタが上記第２トラ
ンジスタのベースに、エミッタが抵抗を介して上記第４
トランジスタのコレクタに、ベースが第２電圧源に接続
される第５トランジスタと、を備える。
【０００８】
【作用】上記構成において、入力電圧が低下して、第２
差動トランジスタ（Ｑ2 ）がオフになると、第４トラン
ジスタ（Ｑ4 ）が導通し、第３トランジスタ( Ｑ3 ）が
非導通となって出力端子にＨレベルが発生すると共に、
第５トランジスタ（Ｑ5）が順バイアスされて導通す
る。これにより、第２トランジスタＱ2 のベースバイア
ス電位が引下げられ、次に、第２トランジスタ（Ｑ2 ）
をオンすることができる入力信号電圧は、所定値だけ高
いレベルが必要とされる。この結果、コンパレータ回路
はヒステリシス特性を持つ。
差動トランジスタ（Ｑ2 ）がオフになると、第４トラン
ジスタ（Ｑ4 ）が導通し、第３トランジスタ( Ｑ3 ）が
非導通となって出力端子にＨレベルが発生すると共に、
第５トランジスタ（Ｑ5）が順バイアスされて導通す
る。これにより、第２トランジスタＱ2 のベースバイア
ス電位が引下げられ、次に、第２トランジスタ（Ｑ2 ）
をオンすることができる入力信号電圧は、所定値だけ高
いレベルが必要とされる。この結果、コンパレータ回路
はヒステリシス特性を持つ。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の実施例を示しており、同
図において、図４の従来構成と同じ部分には同一符号を
付し、かかる部分の説明は省略する。
て説明する。図１は、本発明の実施例を示しており、同
図において、図４の従来構成と同じ部分には同一符号を
付し、かかる部分の説明は省略する。
【００１０】実施例の構成では、回路出力にヒステリシ
ス特性を与えるために、定電流源Ｉ6 、ダイオードＱ7
及び抵抗Ｒ4 が互いに直列に接続されて定電圧Ｖ2 を発
生する第２の定電圧源と、トランジスタＱ5 と、抵抗素
子Ｒ2 と、が追加されている。トランジスタＱ5 のベー
スには定電圧Ｖ2 が印加され、トランジスタＱ5 のコレ
クタはトランジスタＱ2 ベースに接続され、トランジス
タＱ5 のエミッタは抵抗Ｒ2 を介してトランジスタＱ3
のベースに接続される。この追加された回路によってコ
ンパレータ回路の出力にヒステリシス特性を与える。他
の構成は従来構成と同様である。
ス特性を与えるために、定電流源Ｉ6 、ダイオードＱ7
及び抵抗Ｒ4 が互いに直列に接続されて定電圧Ｖ2 を発
生する第２の定電圧源と、トランジスタＱ5 と、抵抗素
子Ｒ2 と、が追加されている。トランジスタＱ5 のベー
スには定電圧Ｖ2 が印加され、トランジスタＱ5 のコレ
クタはトランジスタＱ2 ベースに接続され、トランジス
タＱ5 のエミッタは抵抗Ｒ2 を介してトランジスタＱ3
のベースに接続される。この追加された回路によってコ
ンパレータ回路の出力にヒステリシス特性を与える。他
の構成は従来構成と同様である。
【００１１】次に、回路の動作について説明する。この
構成においても、出力電圧ＶOUT がＨレベルからＬレベ
ルに切替わるスレシホールドレベルＶIN(L) は、従来回
路と同様に、ＶIN(L) ＝Ｖ1 ＋Ｉ3 Ｒ1 で与えられ
る。
構成においても、出力電圧ＶOUT がＨレベルからＬレベ
ルに切替わるスレシホールドレベルＶIN(L) は、従来回
路と同様に、ＶIN(L) ＝Ｖ1 ＋Ｉ3 Ｒ1 で与えられ
る。
【００１２】出力がＨレベル、従って、トランジスタＱ
3 がカットオフするとき、トランジスタＱ4 は飽和レベ
ルにまでオンした状態であり、トランジスタＱ4 のコレ
クタ・エミッタ飽和電圧ＶCEsat ＝０であるとすると、
抵抗Ｒ2 は基準電位に接続される。これにより、トラン
ジスタＱ5 のベース・エミッタ間が順バイアスされて、
トランジスタＱ5 はオン状態となる。抵抗Ｒ1 にトラン
ジスタＱ5 のコレクタ電流が流れ、差動トランジスタＱ
2 のベース電位を強制的に引き下げる。ＬレベルからＨ
レベルへ切替わるスレシホールドレベルＶIN(H) は、Ｖ
IN(H) ≠ＶIN(L ) となる。第２の定電圧電源の電圧をＶ
2 、トランジスタＱ5 のベース・エミッタ間電圧をＶ
BE5 とすると、 ＶIN(H) ＝Ｖ1 ＋｛((Ｖ2 −ＶBE5 ）／Ｒ2 ) −Ｉ3 ｝Ｒ1 となる。ヒステリシス幅Ｈは、 Ｈ＝ＶIN(H) −ＶIN(L) ＝（Ｒ1 ／Ｒ2 )(Ｖ2 −ＶBE5 ) となる。
3 がカットオフするとき、トランジスタＱ4 は飽和レベ
ルにまでオンした状態であり、トランジスタＱ4 のコレ
クタ・エミッタ飽和電圧ＶCEsat ＝０であるとすると、
抵抗Ｒ2 は基準電位に接続される。これにより、トラン
ジスタＱ5 のベース・エミッタ間が順バイアスされて、
トランジスタＱ5 はオン状態となる。抵抗Ｒ1 にトラン
ジスタＱ5 のコレクタ電流が流れ、差動トランジスタＱ
2 のベース電位を強制的に引き下げる。ＬレベルからＨ
レベルへ切替わるスレシホールドレベルＶIN(H) は、Ｖ
IN(H) ≠ＶIN(L ) となる。第２の定電圧電源の電圧をＶ
2 、トランジスタＱ5 のベース・エミッタ間電圧をＶ
BE5 とすると、 ＶIN(H) ＝Ｖ1 ＋｛((Ｖ2 −ＶBE5 ）／Ｒ2 ) −Ｉ3 ｝Ｒ1 となる。ヒステリシス幅Ｈは、 Ｈ＝ＶIN(H) −ＶIN(L) ＝（Ｒ1 ／Ｒ2 )(Ｖ2 −ＶBE5 ) となる。
【００１３】従来回路の場合、図５（ａ）に示すように
入力電圧ＶINがＶIN(TH)付近でノイズ等により変動した
場合、出力電圧ＶOUT は図５（ｂ）に示すようにＨレベ
ルとＬレベルとの間で振動するので、出力電圧ＶOUT を
利用しにくい。これに対し、本発明の構成によれば、ヒ
ステリシス特性を持たせたことにより、図２（ａ）に示
すように入力ノイズ等により入力電圧が多少変動して
も、図２（ｂ）に示すように出力電圧ＶOUT は、Ｈまた
はＬレベルを保つ。このため、ワンショットマルチバイ
ブレータを介さずとも、このまま出力電圧ＶOUT を利用
できる。
入力電圧ＶINがＶIN(TH)付近でノイズ等により変動した
場合、出力電圧ＶOUT は図５（ｂ）に示すようにＨレベ
ルとＬレベルとの間で振動するので、出力電圧ＶOUT を
利用しにくい。これに対し、本発明の構成によれば、ヒ
ステリシス特性を持たせたことにより、図２（ａ）に示
すように入力ノイズ等により入力電圧が多少変動して
も、図２（ｂ）に示すように出力電圧ＶOUT は、Ｈまた
はＬレベルを保つ。このため、ワンショットマルチバイ
ブレータを介さずとも、このまま出力電圧ＶOUT を利用
できる。
【００１４】ヒステリシスの幅Ｈは、抵抗Ｒ2 の値を変
えることにより、ＶIN(L) と別個独立に設定することが
できるため、調整は容易である。
えることにより、ＶIN(L) と別個独立に設定することが
できるため、調整は容易である。
【００１５】図３は、本発明の他の実施例を示してい
る。同図の構成においては第２の電圧源を設ける替わり
に、トランジスタＱ5 のベースを第１の電圧源に接続し
ている。この場合、ＶIN(L) ＝Ｖ1 ＋Ｉ3 Ｒ1 ＶIN(H) ＝Ｖ1 ＋Ｖ1 ＋｛((Ｖ2 −ＶBE5 ）／Ｒ2 ) −Ｉ3 ｝Ｒ1 ヒステリシス幅Ｈ＝（Ｒ1 ／Ｒ2 )(Ｖ2 −ＶBE5 ) となる。
る。同図の構成においては第２の電圧源を設ける替わり
に、トランジスタＱ5 のベースを第１の電圧源に接続し
ている。この場合、ＶIN(L) ＝Ｖ1 ＋Ｉ3 Ｒ1 ＶIN(H) ＝Ｖ1 ＋Ｖ1 ＋｛((Ｖ2 −ＶBE5 ）／Ｒ2 ) −Ｉ3 ｝Ｒ1 ヒステリシス幅Ｈ＝（Ｒ1 ／Ｒ2 )(Ｖ2 −ＶBE5 ) となる。
【００１６】
【発明の効果】以上説明したように本発明のコンパレー
タ回路は、簡単な構成でヒステリシス特性が得られるの
で、ノイズによる誤動作やチャタリング等を軽減するこ
とができる。また、抵抗Ｒ2 の設定により下側スレシホ
ールドレベルを簡単に調整することができる。更に、消
費電力が少ないので乾電池１本を電源とするような超低
電圧のモノリシックバポーラＩＣ回路に使用できる。本
コンパレータ回路は、乾電池消耗時の減電圧警告回路に
最適である。
タ回路は、簡単な構成でヒステリシス特性が得られるの
で、ノイズによる誤動作やチャタリング等を軽減するこ
とができる。また、抵抗Ｒ2 の設定により下側スレシホ
ールドレベルを簡単に調整することができる。更に、消
費電力が少ないので乾電池１本を電源とするような超低
電圧のモノリシックバポーラＩＣ回路に使用できる。本
コンパレータ回路は、乾電池消耗時の減電圧警告回路に
最適である。
【図面の簡単な説明】
【図１】本発明の実施例を示す回路図である。
【図２】図１に示されるコンパレータ回路の動作を説明
するグラフである。
するグラフである。
【図３】本発明の他の実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作を説明するグラフである。
Ｉ1 〜Ｉ6 定電流源 Ｑ1 〜Ｑ5 トランジスタ Ｒ1 〜Ｒ3 抵抗 Ｖcc 電池 ＶIN 入力信号源
Claims (2)
- 【請求項１】第１及び第２トランジスタからなる差動ト
ランジスタ対と、 前記第１トランジスタのベースに接続される第１電圧源
と、 回路入力端子と前記第２トランジスタのベースに間に接
続されるレベルシフト回路と、 コレクタが回路出力端子に、エミッタが基準電位に接続
される第３トランジスタと、 ベースが前記第２トランジスタのコレクタに、コレクタ
が前記第３トランジスタのベースに、エミッタが前記基
準電位に接続される第４トランジスタと、 コレクタが前記第２トランジスタのベースに、エミッタ
が抵抗を介して前記第４トランジスタのコレクタに、ベ
ースが第２電圧源に接続される第５トランジスタと、 を備えるコンパレータ回路。 - 【請求項２】前記第２電圧源として前記第１電圧源を利
用することを特徴とする請求項１記載のコンパレータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093336A JPH06310998A (ja) | 1993-04-20 | 1993-04-20 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093336A JPH06310998A (ja) | 1993-04-20 | 1993-04-20 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310998A true JPH06310998A (ja) | 1994-11-04 |
Family
ID=14079430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093336A Pending JPH06310998A (ja) | 1993-04-20 | 1993-04-20 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
-
1993
- 1993-04-20 JP JP5093336A patent/JPH06310998A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
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