JPH0918297A - ヒステリシス付きコンパレータ - Google Patents
ヒステリシス付きコンパレータInfo
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- JPH0918297A JPH0918297A JP7163351A JP16335195A JPH0918297A JP H0918297 A JPH0918297 A JP H0918297A JP 7163351 A JP7163351 A JP 7163351A JP 16335195 A JP16335195 A JP 16335195A JP H0918297 A JPH0918297 A JP H0918297A
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Abstract
(57)【要約】
【目的】 ヒステリシス幅と閾値レベルとを外部から独
立して変更調整可能なヒステリシス付きコンパレータを
得る。 【構成】 抵抗Ｒ1とトランジスタＱ1と可変電流源ＩＳ
1、および抵抗Ｒ2とトランジスタＱ2とが並列接続さ
れ、またトランジスタＱ3と抵抗Ｒ3と可変電流源ＩＳ3
とがそれぞれエミッタフォロワ回路を形成する。トラン
ジスタＱ1のベースを信号入力端子Ｖinとし、且つ抵抗
Ｒ3と可変電流源ＩＳ2との接続点をトランジスタＱ2の
ベースに接続し差動増幅回路を形成する。抵抗Ｒ1とト
ランジスタＱ1のコレクタとの接続点をトランジスタＱ3
のベースに接続しこの接続点を出力端子ＶoutAとし、抵
抗Ｒ2とトランジスタＱ2のコレクタとの接続点を出力端
子ＶoutBとして構成する。可変電流源ＩＳ1、ＩＳ2をカ
レントミラー回路としてヒステリシスループ特性を可変
とする。
立して変更調整可能なヒステリシス付きコンパレータを
得る。 【構成】 抵抗Ｒ1とトランジスタＱ1と可変電流源ＩＳ
1、および抵抗Ｒ2とトランジスタＱ2とが並列接続さ
れ、またトランジスタＱ3と抵抗Ｒ3と可変電流源ＩＳ3
とがそれぞれエミッタフォロワ回路を形成する。トラン
ジスタＱ1のベースを信号入力端子Ｖinとし、且つ抵抗
Ｒ3と可変電流源ＩＳ2との接続点をトランジスタＱ2の
ベースに接続し差動増幅回路を形成する。抵抗Ｒ1とト
ランジスタＱ1のコレクタとの接続点をトランジスタＱ3
のベースに接続しこの接続点を出力端子ＶoutAとし、抵
抗Ｒ2とトランジスタＱ2のコレクタとの接続点を出力端
子ＶoutBとして構成する。可変電流源ＩＳ1、ＩＳ2をカ
レントミラー回路としてヒステリシスループ特性を可変
とする。
Description
【０００１】
【産業上の利用分野】本発明は、ヒステリシス付きコン
パレータに関する。
パレータに関する。
【０００２】
【従来の技術】従来のヒステリシス付きコンパレータ
は、例えば図５に示すような回路により構成される。本
従来例のヒステリシス付コンパレータは、回路駆動電源
ＶCCと基準電位ＶEE間に差動増幅回路として構成され
る。すなわち、抵抗Ｒ11とトランジスタＱ11および抵抗
Ｒ12とトランジスタＱ12とがそれぞれ直列接続され、さ
らにそれぞれのエミッタが接続された接続点と可変電流
源ＩＳ11とが接続されて差動増幅回路が形成される。ま
た、抵抗Ｒ11とトランジスタＱ11のコレクタとの接続点
をトランジスタＱ12のベースに接続し、この接続点と基
準電位ＶEE間に抵抗Ｒ14を接続し正帰還路を設ける。ト
ランジスタＱ11のベースを信号入力端子とし、トランジ
スタＱ12のコレクタを信号出力端子とする。本回路の出
力特性を図６に示す。
は、例えば図５に示すような回路により構成される。本
従来例のヒステリシス付コンパレータは、回路駆動電源
ＶCCと基準電位ＶEE間に差動増幅回路として構成され
る。すなわち、抵抗Ｒ11とトランジスタＱ11および抵抗
Ｒ12とトランジスタＱ12とがそれぞれ直列接続され、さ
らにそれぞれのエミッタが接続された接続点と可変電流
源ＩＳ11とが接続されて差動増幅回路が形成される。ま
た、抵抗Ｒ11とトランジスタＱ11のコレクタとの接続点
をトランジスタＱ12のベースに接続し、この接続点と基
準電位ＶEE間に抵抗Ｒ14を接続し正帰還路を設ける。ト
ランジスタＱ11のベースを信号入力端子とし、トランジ
スタＱ12のコレクタを信号出力端子とする。本回路の出
力特性を図６に示す。
【０００３】入力信号の初期値がＬＯＷの場合、トラン
ジスタＱ11はＯＦＦとなる。このため初期の閾値電圧と
なるトランジスタＱ12のベース電位Ｖref11は、抵抗Ｒ1
3からＲ14へ流れる電流をＩ12として、下記式（１）に
より得られる。
ジスタＱ11はＯＦＦとなる。このため初期の閾値電圧と
なるトランジスタＱ12のベース電位Ｖref11は、抵抗Ｒ1
3からＲ14へ流れる電流をＩ12として、下記式（１）に
より得られる。
【０００４】 Ｖref11＝Ｒ14×Ｉ12 ＝Ｒ14×（ＶCC−ＶEE）／（Ｒ11＋Ｒ13＋Ｒ14） …（１）
【０００５】―方、入力信号がＬＯＷからＨＩＧＨに変
動するとトランジスタＱ11がＯＮとなる。この閾値電圧
となるトランジスタＱ12のベース電位Ｖref12は、可変
電流源ＩＳ11を流れる電流をＩ10として、この場合の電
流の関係Ｉ12<<Ｉ10から、下記式（２）が得られる。
動するとトランジスタＱ11がＯＮとなる。この閾値電圧
となるトランジスタＱ12のベース電位Ｖref12は、可変
電流源ＩＳ11を流れる電流をＩ10として、この場合の電
流の関係Ｉ12<<Ｉ10から、下記式（２）が得られる。
【０００６】 Ｖref12＝Ｒ11×（ＶCC−ＶEE−Ｒ11×Ｉ10）／（Ｒ11＋Ｒ13＋Ｒ14） …（２）
【０００７】このときのヒステリシス幅ΔＶは、式
（１）および式（２）から得られる下記式（３）とな
る。
（１）および式（２）から得られる下記式（３）とな
る。
【０００８】 ΔＶ＝Ｖref11−Ｖref12 ＝Ｉ10×（Ｒ11×Ｒ14）／（Ｒ11＋Ｒ13＋Ｒ14） …（３）
【０００９】本発明と従来技術とさらに具体的に比較す
るために、本発明と技術分野の類似する従来例を以下に
列挙する。ヒステリシス付きコンパレータに関する従来
例には、特開平４−４６０６号、特開平１−９３９１５
号、特開昭６４−５４９２２号、特開昭５９−２７６１
６号、等多数存在する。これらの中で本発明に最も技術
的に近いと思われるものは、特開昭６４−５４９２２号
である。本従来例は、電流ミラー回路を用いて制御電圧
のみの変更により、ヒステリシス電圧幅の設定を容易に
変更可能としている。
るために、本発明と技術分野の類似する従来例を以下に
列挙する。ヒステリシス付きコンパレータに関する従来
例には、特開平４−４６０６号、特開平１−９３９１５
号、特開昭６４−５４９２２号、特開昭５９−２７６１
６号、等多数存在する。これらの中で本発明に最も技術
的に近いと思われるものは、特開昭６４−５４９２２号
である。本従来例は、電流ミラー回路を用いて制御電圧
のみの変更により、ヒステリシス電圧幅の設定を容易に
変更可能としている。
【００１０】
【発明が解決しようとする課題】上記従来のヒステリシ
ス付きコンパレータでは、式（３）に示す通り、ヒステ
リシス幅や閾値は３つの抵抗値に従って決定される。従
って、ヒステリシス幅や閾値の変更には煩雑な計算を行
う必要があり、設定は非常に困難である。また、本回路
を集積化した場合には、ヒステリシス幅および閾値を変
更できない。このため、ヒステリシス幅や閾値の調整・
可変が必要なアナログ回路には適用できない問題点を伴
う。また、上掲の特開昭６４−５４９２２号は、閾値レ
ベルの調整を容易化するものではあるが、ヒステリシス
幅の独立した調整はできない。
ス付きコンパレータでは、式（３）に示す通り、ヒステ
リシス幅や閾値は３つの抵抗値に従って決定される。従
って、ヒステリシス幅や閾値の変更には煩雑な計算を行
う必要があり、設定は非常に困難である。また、本回路
を集積化した場合には、ヒステリシス幅および閾値を変
更できない。このため、ヒステリシス幅や閾値の調整・
可変が必要なアナログ回路には適用できない問題点を伴
う。また、上掲の特開昭６４−５４９２２号は、閾値レ
ベルの調整を容易化するものではあるが、ヒステリシス
幅の独立した調整はできない。
【００１１】本発明は、ヒステリシス幅と閾値レベルと
を外部から独立して変更調整可能なヒステリシス付きコ
ンパレータを提供することを目的とする。
を外部から独立して変更調整可能なヒステリシス付きコ
ンパレータを提供することを目的とする。
【００１２】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のヒステリシス付きコンパレータは、第１の
抵抗と第１のトランジスタおよび第２の抵抗と第２のト
ランジスタとがそれぞれ直列接続され、さらにそれぞれ
のトランジスタのエミッタ同士が接続された接続点と第
１の可変電流源とが接続された差動増幅回路と、第３の
トランジスタと第３の抵抗と第２の可変電流源とが直列
接続されたエミッタフォロワ回路とを有し、第１のトラ
ンジスタのベースを信号入力端子とし且つ第３の抵抗と
第２の可変電流源との接続点を第２のトランジスタのベ
ースに接続し、第１の抵抗と第１のトランジスタのコレ
クタとの接続点を第３のトランジスタのベースに接続し
この接続点を一方の出力端子とし、第２の抵抗と第２の
トランジスタのコレクタとの接続点を他方の出力端子と
して構成されたことを特徴としている。
め、本発明のヒステリシス付きコンパレータは、第１の
抵抗と第１のトランジスタおよび第２の抵抗と第２のト
ランジスタとがそれぞれ直列接続され、さらにそれぞれ
のトランジスタのエミッタ同士が接続された接続点と第
１の可変電流源とが接続された差動増幅回路と、第３の
トランジスタと第３の抵抗と第２の可変電流源とが直列
接続されたエミッタフォロワ回路とを有し、第１のトラ
ンジスタのベースを信号入力端子とし且つ第３の抵抗と
第２の可変電流源との接続点を第２のトランジスタのベ
ースに接続し、第１の抵抗と第１のトランジスタのコレ
クタとの接続点を第３のトランジスタのベースに接続し
この接続点を一方の出力端子とし、第２の抵抗と第２の
トランジスタのコレクタとの接続点を他方の出力端子と
して構成されたことを特徴としている。
【００１３】また、上記の第１および第２の可変電流源
は、カレントミラー回路により構成し、このカレントミ
ラー回路の各々は、２個のトランジスタと１個の可変抵
抗器とを有して構成され、可変抵抗器の抵抗値を変える
ことにより、ヒステリシスの幅および閾値を可変とする
とよい。なお、ヒステリシス付きコンパレータは、さら
に２つの出力端子からの信号を入力信号とした差動増幅
器を有し、ヒステリシス付きコンパレータの出力振幅を
一定とするとよい。
は、カレントミラー回路により構成し、このカレントミ
ラー回路の各々は、２個のトランジスタと１個の可変抵
抗器とを有して構成され、可変抵抗器の抵抗値を変える
ことにより、ヒステリシスの幅および閾値を可変とする
とよい。なお、ヒステリシス付きコンパレータは、さら
に２つの出力端子からの信号を入力信号とした差動増幅
器を有し、ヒステリシス付きコンパレータの出力振幅を
一定とするとよい。
【００１４】
【作用】したがって、本発明のヒステリシス付きコンパ
レータによれば、第１の抵抗と第１のトランジスタとの
直列接続および第２の抵抗と第２のトランジスタとの直
列接続が並列接続され、さらにそれぞれに接続されたエ
ミッタの接続点と第１の可変電流源とが直列接続されて
差動増幅回路を形成する。また、第３のトランジスタと
第３の抵抗と第２の可変電流源とが直列接続されてエミ
ッタフォロワ回路を形成する。これらのエミッタフォロ
ワ回路の第１のトランジスタのベースを信号入力端子と
する。また、第３の抵抗と第２の可変電流源との接続点
を第２のトランジスタのベースに接続し、第１の抵抗と
第１のトランジスタのコレクタとの接続点を第３のトラ
ンジスタのベースに接続しこの接続点を一方の出力端子
とする。さらに第２の抵抗と第２のトランジスタのコレ
クタとの接続点を他方の出力端子とする。よって、上記
の回路によって形成されるヒステリシスループのヒステ
リシス幅と閾値電圧とは、第１の可変電流源の電流値お
よび第２の可変電流源の電流値により変えることができ
る。
レータによれば、第１の抵抗と第１のトランジスタとの
直列接続および第２の抵抗と第２のトランジスタとの直
列接続が並列接続され、さらにそれぞれに接続されたエ
ミッタの接続点と第１の可変電流源とが直列接続されて
差動増幅回路を形成する。また、第３のトランジスタと
第３の抵抗と第２の可変電流源とが直列接続されてエミ
ッタフォロワ回路を形成する。これらのエミッタフォロ
ワ回路の第１のトランジスタのベースを信号入力端子と
する。また、第３の抵抗と第２の可変電流源との接続点
を第２のトランジスタのベースに接続し、第１の抵抗と
第１のトランジスタのコレクタとの接続点を第３のトラ
ンジスタのベースに接続しこの接続点を一方の出力端子
とする。さらに第２の抵抗と第２のトランジスタのコレ
クタとの接続点を他方の出力端子とする。よって、上記
の回路によって形成されるヒステリシスループのヒステ
リシス幅と閾値電圧とは、第１の可変電流源の電流値お
よび第２の可変電流源の電流値により変えることができ
る。
【００１５】
【実施例】次に添付図面を参照して本発明によるヒステ
リシス付きコンパレータの実施例を詳細に説明する。図
１〜図４を参照すると本発明のヒステリシス付きコンパ
レータの実施例が示されている。図１は本発明であるヒ
ステリシス付きコンパレータの基本回路、図２は本発明
であるヒステリシス付きコンパレータの１実施例、図３
は本発明のヒステリシス付きコンパレータの出力特性を
示した図である。また、図４は図３の回路にアップ機能
を付加した適用例である。
リシス付きコンパレータの実施例を詳細に説明する。図
１〜図４を参照すると本発明のヒステリシス付きコンパ
レータの実施例が示されている。図１は本発明であるヒ
ステリシス付きコンパレータの基本回路、図２は本発明
であるヒステリシス付きコンパレータの１実施例、図３
は本発明のヒステリシス付きコンパレータの出力特性を
示した図である。また、図４は図３の回路にアップ機能
を付加した適用例である。
【００１６】図１において、本実施例のヒステリシス付
きコンパレータの基本回路は、２つのトランジスタＱ
1、Ｑ2、３つの抵抗Ｒ1、Ｒ2、Ｒ3および２つの可変電
流源ＩＳ1、ＩＳ2とで構成される。
きコンパレータの基本回路は、２つのトランジスタＱ
1、Ｑ2、３つの抵抗Ｒ1、Ｒ2、Ｒ3および２つの可変電
流源ＩＳ1、ＩＳ2とで構成される。
【００１７】これらの構成部品の抵抗Ｒ1とトランジス
タＱ1および抵抗Ｒ2とトランジスタＱ2とがそれぞれ直
列接続され、さらにそれぞれのエミッタが接続された接
続点と可変電流源ＩＳ1とが接続されて差動増幅回路を
形成する。また、トランジスタＱ3と抵抗Ｒ3と可変電流
源ＩＳ3とが直列接続されてエミッタフォロワ回路を形
成する。
タＱ1および抵抗Ｒ2とトランジスタＱ2とがそれぞれ直
列接続され、さらにそれぞれのエミッタが接続された接
続点と可変電流源ＩＳ1とが接続されて差動増幅回路を
形成する。また、トランジスタＱ3と抵抗Ｒ3と可変電流
源ＩＳ3とが直列接続されてエミッタフォロワ回路を形
成する。
【００１８】これらの形成回路のトランジスタＱ1のベ
ースを信号入力端子Ｖinとし、且つ抵抗Ｒ3と可変電流
源ＩＳ2との接続点をトランジスタＱ2のベースに接続し
差動増幅回路を形成する。また、抵抗Ｒ1とトランジス
タＱ1のコレクタとの接続点をトランジスタＱ3のベース
に接続し、この接続点を一方の出力端子ＶoutAとし、抵
抗Ｒ2とトランジスタＱ2のコレクタとの接続点を他方の
出力端子ＶoutBとして本実施例のヒステリシス付きコン
パレータの基本回路は構成される。
ースを信号入力端子Ｖinとし、且つ抵抗Ｒ3と可変電流
源ＩＳ2との接続点をトランジスタＱ2のベースに接続し
差動増幅回路を形成する。また、抵抗Ｒ1とトランジス
タＱ1のコレクタとの接続点をトランジスタＱ3のベース
に接続し、この接続点を一方の出力端子ＶoutAとし、抵
抗Ｒ2とトランジスタＱ2のコレクタとの接続点を他方の
出力端子ＶoutBとして本実施例のヒステリシス付きコン
パレータの基本回路は構成される。
【００１９】上記により構成される基本回路に基づき、
図２に示すヒステリシス付きコンパレータが構築され
る。図２において、トランジスタＱ1、Ｑ2と抵抗Ｒ1、
Ｒ2は差動増幅回路を構成し、可変電流源ＩＳ1としてト
ランジスタＱ4、Ｑ5と可変抵抗Ｒ4とから構成されるカ
レントミラー回路が設けられている。ヒステリシスのた
めの正帰還回路はトランジスタＱ3と抵抗Ｒ3とから構成
され、トランジスタＱ1のコレクタ電圧がトランジスタ
Ｑ2のベースに正帰還される。また、トランジスタＱ3、
抵抗Ｒ3の可変電流源ＩＳ2として、トランジスタＱ6、
Ｑ7と可変抵抗Ｒ5とから構成されるカレントミラー回路
が設けられている。本回路では、入力信号はトランジス
タＱ1のベースに入力され、トランジスタＱ1、Ｑ2の各
コレクタから出力信号が出力される。
図２に示すヒステリシス付きコンパレータが構築され
る。図２において、トランジスタＱ1、Ｑ2と抵抗Ｒ1、
Ｒ2は差動増幅回路を構成し、可変電流源ＩＳ1としてト
ランジスタＱ4、Ｑ5と可変抵抗Ｒ4とから構成されるカ
レントミラー回路が設けられている。ヒステリシスのた
めの正帰還回路はトランジスタＱ3と抵抗Ｒ3とから構成
され、トランジスタＱ1のコレクタ電圧がトランジスタ
Ｑ2のベースに正帰還される。また、トランジスタＱ3、
抵抗Ｒ3の可変電流源ＩＳ2として、トランジスタＱ6、
Ｑ7と可変抵抗Ｒ5とから構成されるカレントミラー回路
が設けられている。本回路では、入力信号はトランジス
タＱ1のベースに入力され、トランジスタＱ1、Ｑ2の各
コレクタから出力信号が出力される。
【００２０】図２のヒステリシス付きコンパレータにお
いて、入力信号Ｖinの初期値がＬＯＷの場合、トランジ
スタＱ1はＯＦＦとなる。このため電流Ｉ1は実質的に”
０”となり、初期の閾値電圧となるトランジスタＱ2の
ベース電位Ｖref1は、下記の式（４）となる。
いて、入力信号Ｖinの初期値がＬＯＷの場合、トランジ
スタＱ1はＯＦＦとなる。このため電流Ｉ1は実質的に”
０”となり、初期の閾値電圧となるトランジスタＱ2の
ベース電位Ｖref1は、下記の式（４）となる。
【００２１】 Ｖref1＝ＶCC−（ＶBEQ3＋Ｒ3×Ｉ3） …（４） 但し、ＶBEQ3はトランジスタＱ3のベース・エミッタ間
電圧である。
電圧である。
【００２２】一方、入力信号がＬＯＷからＨＩＧＨに変
動すると、トランジスタＱ1はＯＮとなり、流れる電流
Ｉ1は”Ｉ0”となる。この時の閾値電圧となるトランジ
スタＱ2のベース電位Ｖref2は、下記の式（５）で得ら
れる。
動すると、トランジスタＱ1はＯＮとなり、流れる電流
Ｉ1は”Ｉ0”となる。この時の閾値電圧となるトランジ
スタＱ2のベース電位Ｖref2は、下記の式（５）で得ら
れる。
【００２３】 Ｖref2＝ＶCC−（Ｒ1×Ｉ0＋ＶBEQ3＋Ｒ3×Ｉ3） …（５ ）
【００２４】このときのヒステリシス幅ΔＶは、下記の
式（６）となる。 ΔＶ＝Ｖref1−Ｖref2＝Ｒ1×Ｉ0 …（６）
式（６）となる。 ΔＶ＝Ｖref1−Ｖref2＝Ｒ1×Ｉ0 …（６）
【００２５】従って、本回路構成では、可変抵抗Ｒ4を
変化させ電流Ｉ0を調整することでヒステリシス幅を任
意に設定できる。また、可変抵抗Ｒ5を変化させ電流Ｉ3
を調整することでリファレンス電圧も任意に設定可能で
ある。
変化させ電流Ｉ0を調整することでヒステリシス幅を任
意に設定できる。また、可変抵抗Ｒ5を変化させ電流Ｉ3
を調整することでリファレンス電圧も任意に設定可能で
ある。
【００２６】電流Ｉ0の変動による出力振幅の変動に対
しては、図４に示すようにトランジスタＱ8、Ｑ9、抵抗
Ｒ6、Ｒ7および定電流源ＩＳ4から構成される差動増幅
器を増設する。これによって、ヒステリシス幅を変えて
も出力振幅を一定にすることができる。
しては、図４に示すようにトランジスタＱ8、Ｑ9、抵抗
Ｒ6、Ｒ7および定電流源ＩＳ4から構成される差動増幅
器を増設する。これによって、ヒステリシス幅を変えて
も出力振幅を一定にすることができる。
【００２７】なお、上述の実施例は本発明の好適な実施
の一例ではあるが本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。
の一例ではあるが本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。
【００２８】
【発明の効果】以上の説明より明かなように、本発明の
ヒステリシス付きコンパレータは、第１の抵抗と第１の
トランジスタとの直列接続および第２の抵抗と第２のト
ランジスタとの直列接続が並列接続され、さらにそれぞ
れに接続されたエミッタの接続点と第１の可変電流源と
が直列接続されて差動増幅回路を形成する。また、第３
のトランジスタと第３の抵抗と第２の可変電流源とが直
列接続されてエミッタフォロワ回路を形成する。これら
のエミッタフォロワ回路の第１のトランジスタのベース
を信号入力端子とする。また、第３の抵抗と第２の可変
電流源との接続点を第２のトランジスタのベースに接続
し、第１の抵抗と第１のトランジスタのコレクタとの接
続点を第３のトランジスタのベースに接続しこの接続点
を一方の出力端子とする。さらに第２の抵抗と第２のト
ランジスタのコレクタとの接続点を他方の出力端子とす
る。
ヒステリシス付きコンパレータは、第１の抵抗と第１の
トランジスタとの直列接続および第２の抵抗と第２のト
ランジスタとの直列接続が並列接続され、さらにそれぞ
れに接続されたエミッタの接続点と第１の可変電流源と
が直列接続されて差動増幅回路を形成する。また、第３
のトランジスタと第３の抵抗と第２の可変電流源とが直
列接続されてエミッタフォロワ回路を形成する。これら
のエミッタフォロワ回路の第１のトランジスタのベース
を信号入力端子とする。また、第３の抵抗と第２の可変
電流源との接続点を第２のトランジスタのベースに接続
し、第１の抵抗と第１のトランジスタのコレクタとの接
続点を第３のトランジスタのベースに接続しこの接続点
を一方の出力端子とする。さらに第２の抵抗と第２のト
ランジスタのコレクタとの接続点を他方の出力端子とす
る。
【００２９】よって、第１の可変電流源の電流値および
第２の可変電流源の電流値を変えることにより、ヒステ
リシス幅と閾値電圧とを任意に、かつ独立に設定を可能
とする。また、ヒステリシス幅、閾値の計算は容易であ
り、簡単に所望の値に設定することができる。さらに、
値の設定は電流値の調整で行えるため集積化にも適して
いる。
第２の可変電流源の電流値を変えることにより、ヒステ
リシス幅と閾値電圧とを任意に、かつ独立に設定を可能
とする。また、ヒステリシス幅、閾値の計算は容易であ
り、簡単に所望の値に設定することができる。さらに、
値の設定は電流値の調整で行えるため集積化にも適して
いる。
【図１】本発明のヒステリシス付きコンパレータの実施
例を示す基本回路図である。
例を示す基本回路図である。
【図２】図１の基本回路に基づいたヒステリシス付きコ
ンパレータの回路構成例である。
ンパレータの回路構成例である。
【図３】図２の回路の出力特性を示したヒステリシス特
性図である。
性図である。
【図４】図２の回路に出力回路を付加した回路構成例で
ある。
ある。
【図５】従来のヒステリシス付きコンパレータの回路構
成例を示す。
成例を示す。
【図６】図５の回路の出力特性を示したヒステリシス特
性図である。
性図である。
Ｑ1、Ｑ2、Ｑ3 トランジスタ ＩＳ1、ＩＳ2 可変電流源 Ｒ1、Ｒ2、Ｒ3 抵抗 ＩＳ1、ＩＳ2 可変電流源 Ｖin 入力信号（端子） ＶoutA、ＶoutB 出力信号（端子）
Claims (4)
- 【請求項１】 第１の抵抗と第１のトランジスタおよび
第２の抵抗と第２のトランジスタとがそれぞれ直列接続
され、さらにそれぞれのトランジスタのエミッタ同士が
接続された接続点と第１の可変電流源とが接続された差
動増幅回路と、 第３のトランジスタと第３の抵抗と第２の可変電流源と
が直列接続されたエミッタフォロワ回路とを有し、 前記第１のトランジスタのベースを信号入力端子とし且
つ前記第３の抵抗と前記第２の可変電流源との接続点を
前記第２のトランジスタのベースに接続し、 前記第１の抵抗と前記第１のトランジスタのコレクタと
の接続点を前記第３のトランジスタのベースに接続し該
接続点を一方の出力端子とし、前記第２の抵抗と前記第
２のトランジスタのコレクタとの接続点を他方の出力端
子として構成されたことを特徴とするヒステリシス付き
コンパレータ。 - 【請求項２】 前記第１および第２の可変電流源は、カ
レントミラー回路により構成されることを特徴とする請
求項１に記載のヒステリシス付きコンパレータ。 - 【請求項３】 前記カレントミラー回路の各々は、２個
のトランジスタと１個の可変抵抗器とを有して構成さ
れ、前記可変抵抗器の抵抗値を変えることにより、ヒス
テリシスの幅および閾値を可変としたことを特徴とする
請求項２に記載のヒステリシス付きコンパレータ。 - 【請求項４】 前記ヒステリシス付きコンパレータは、
さらに２つの前記出力端子からの信号を入力信号とした
差動増幅器を有し、前記ヒステリシス付きコンパレータ
の出力振幅を一定としたことを特徴とする請求項２また
は３に記載のヒステリシス付きコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163351A JP2861868B2 (ja) | 1995-06-29 | 1995-06-29 | ヒステリシス付きコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163351A JP2861868B2 (ja) | 1995-06-29 | 1995-06-29 | ヒステリシス付きコンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918297A true JPH0918297A (ja) | 1997-01-17 |
| JP2861868B2 JP2861868B2 (ja) | 1999-02-24 |
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ID=15772242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163351A Expired - Fee Related JP2861868B2 (ja) | 1995-06-29 | 1995-06-29 | ヒステリシス付きコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861868B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1305217C (zh) * | 2003-10-24 | 2007-03-14 | 旺玖科技股份有限公司 | 用于比较器的磁滞电路 |
| JP2007142514A (ja) * | 2005-11-15 | 2007-06-07 | Nec Electronics Corp | 可変利得電力増幅器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597730A (en) * | 1979-01-19 | 1980-07-25 | Mitsubishi Electric Corp | Schmitt circuit |
| JPS6454922A (en) * | 1987-08-26 | 1989-03-02 | Hitachi Ltd | Hysteresis comparator circuit |
| JPH03106215A (ja) * | 1989-09-11 | 1991-05-02 | Siemens Ag | スイツチングヒステリシスを有するトリガ回路 |
| JPH05167400A (ja) * | 1991-12-13 | 1993-07-02 | Yamatake Honeywell Co Ltd | ヒステリシス回路 |
| JPH0682496A (ja) * | 1992-09-03 | 1994-03-22 | Nec Corp | 電圧比較回路 |
| JPH06169239A (ja) * | 1992-11-30 | 1994-06-14 | Sanyo Electric Co Ltd | コンパレータ回路 |
| JPH06177718A (ja) * | 1992-11-30 | 1994-06-24 | Sony Corp | エミツタ結合論理回路 |
| JPH06310998A (ja) * | 1993-04-20 | 1994-11-04 | Toshiba Corp | コンパレータ回路 |
| JPH08316798A (ja) * | 1995-05-22 | 1996-11-29 | Hitachi Ltd | コンパレータ |
-
1995
- 1995-06-29 JP JP7163351A patent/JP2861868B2/ja not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597730A (en) * | 1979-01-19 | 1980-07-25 | Mitsubishi Electric Corp | Schmitt circuit |
| JPS6454922A (en) * | 1987-08-26 | 1989-03-02 | Hitachi Ltd | Hysteresis comparator circuit |
| JPH03106215A (ja) * | 1989-09-11 | 1991-05-02 | Siemens Ag | スイツチングヒステリシスを有するトリガ回路 |
| JPH05167400A (ja) * | 1991-12-13 | 1993-07-02 | Yamatake Honeywell Co Ltd | ヒステリシス回路 |
| JPH0682496A (ja) * | 1992-09-03 | 1994-03-22 | Nec Corp | 電圧比較回路 |
| JPH06169239A (ja) * | 1992-11-30 | 1994-06-14 | Sanyo Electric Co Ltd | コンパレータ回路 |
| JPH06177718A (ja) * | 1992-11-30 | 1994-06-24 | Sony Corp | エミツタ結合論理回路 |
| JPH06310998A (ja) * | 1993-04-20 | 1994-11-04 | Toshiba Corp | コンパレータ回路 |
| JPH08316798A (ja) * | 1995-05-22 | 1996-11-29 | Hitachi Ltd | コンパレータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1305217C (zh) * | 2003-10-24 | 2007-03-14 | 旺玖科技股份有限公司 | 用于比较器的磁滞电路 |
| JP2007142514A (ja) * | 2005-11-15 | 2007-06-07 | Nec Electronics Corp | 可変利得電力増幅器 |
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| Publication number | Publication date |
|---|---|
| JP2861868B2 (ja) | 1999-02-24 |
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