JPH06177718A - エミツタ結合論理回路 - Google Patents
エミツタ結合論理回路Info
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- JPH06177718A JPH06177718A JP4343514A JP34351492A JPH06177718A JP H06177718 A JPH06177718 A JP H06177718A JP 4343514 A JP4343514 A JP 4343514A JP 34351492 A JP34351492 A JP 34351492A JP H06177718 A JPH06177718 A JP H06177718A
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Abstract
(57)【要約】
【目的】容易な回路構成で微少電圧のヒステリシスを安
定的に発生し得ると共に、差電流検出回路としても利用
できるエミツタ結合論理回路の実現を目的とする。 【構成】電流利得が１以上の電流ミラー型の第１の電流
源の電流出力端に電流利得が１以上の電流ミラー型の第
２の電流源の電流入力端を接続すると共に、当該第１の
電流源の電流入力端に当該第２の電流源の電流出力端を
接続するようにしたことにより、簡易な構成で小さなヒ
ステリシス特性を安定的に得ることができる。また電流
ミラー型の第３の電流源の電流出力端に電流ミラー型の
第４の電流源の入力端及び第１のトランジスタのエミツ
タ電極を接続すると共に、当該第３の電流源の電流入力
端に第４の電流源の電流出力端及び第２のトランジスタ
のエミツタ電極を接続したことにより、簡易な構成で２
つの電流の差電流を独立に取り出し得る。
定的に発生し得ると共に、差電流検出回路としても利用
できるエミツタ結合論理回路の実現を目的とする。 【構成】電流利得が１以上の電流ミラー型の第１の電流
源の電流出力端に電流利得が１以上の電流ミラー型の第
２の電流源の電流入力端を接続すると共に、当該第１の
電流源の電流入力端に当該第２の電流源の電流出力端を
接続するようにしたことにより、簡易な構成で小さなヒ
ステリシス特性を安定的に得ることができる。また電流
ミラー型の第３の電流源の電流出力端に電流ミラー型の
第４の電流源の入力端及び第１のトランジスタのエミツ
タ電極を接続すると共に、当該第３の電流源の電流入力
端に第４の電流源の電流出力端及び第２のトランジスタ
のエミツタ電極を接続したことにより、簡易な構成で２
つの電流の差電流を独立に取り出し得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６及び図７） 発明が解決しようとする課題（図６及び図７） 課題を解決するための手段（図１及び図４） 作用（図１及び図４） 実施例（図１〜図５） 発明の効果
【０００２】
【産業上の利用分野】本発明はエミツタ結合論理回路に
関し、特にヒステリシス回路及び差電流検出回路を構成
するエミツタ結合論理回路に適用して好適なものであ
る。
関し、特にヒステリシス回路及び差電流検出回路を構成
するエミツタ結合論理回路に適用して好適なものであ
る。
【０００３】
【従来の技術】従来、論理回路においては、コンパレー
タでは回避し得ないような入力信号の雑音成分に起因す
るチヤタリング等の悪影響を防止する手段として、ヒス
テリシス回路が広く用いられている。すなわち図６に示
すように、ヒステリシス回路１は、例えばオペアンプ
（operational amplifier ）２の非反転入力端を抵抗Ｒ
１を介してアース接地すると共に、当該オぺアンプ２の
出力信号Ｓ１を抵抗Ｒ１及び抵抗Ｒ２によつて分圧して
当該オペアンプ２の非反転入力端に帰還することによつ
て形成することができ、図７に示すような入出力特性を
有する。
タでは回避し得ないような入力信号の雑音成分に起因す
るチヤタリング等の悪影響を防止する手段として、ヒス
テリシス回路が広く用いられている。すなわち図６に示
すように、ヒステリシス回路１は、例えばオペアンプ
（operational amplifier ）２の非反転入力端を抵抗Ｒ
１を介してアース接地すると共に、当該オぺアンプ２の
出力信号Ｓ１を抵抗Ｒ１及び抵抗Ｒ２によつて分圧して
当該オペアンプ２の非反転入力端に帰還することによつ
て形成することができ、図７に示すような入出力特性を
有する。
【０００４】この場合ヒステリシス回路１のヒステリシ
スＨの大きさは、オペアンプ２の非反転入力端に印加さ
れた入力電圧ＶINの大きさと抵抗Ｒ１及びＲ２の抵抗値
に応じて決定し、例えばヒステリシス回路１が基準電圧
（この場合には０〔Ｖ〕）から立ち上がるまでの電圧差
Ｖａは次式
スＨの大きさは、オペアンプ２の非反転入力端に印加さ
れた入力電圧ＶINの大きさと抵抗Ｒ１及びＲ２の抵抗値
に応じて決定し、例えばヒステリシス回路１が基準電圧
（この場合には０〔Ｖ〕）から立ち上がるまでの電圧差
Ｖａは次式
【数１】 によつて表すことができる。従つてヒステリシス回路１
においては、雑音成分の電圧レベルが（１）式の範囲内
にあるのであれば、当該雑音成分の電圧レベルが基準電
圧を越えても立ち上がらず、この結果出力信号に雑音に
起因するチヤタリングが発生するのを防止することがで
きるようになされている。
においては、雑音成分の電圧レベルが（１）式の範囲内
にあるのであれば、当該雑音成分の電圧レベルが基準電
圧を越えても立ち上がらず、この結果出力信号に雑音に
起因するチヤタリングが発生するのを防止することがで
きるようになされている。
【０００５】
【発明が解決しようとする課題】ところが、一般的に信
号処理回路を低電圧化しようとすると微少なヒステリシ
ス特性が要求され、このため（１）式においてＲ２／Ｒ
１を非常に大きくしなければならないことからも明らか
なように、回路利得を極めて大きく取り、かつ十分な正
帰還量を確保する必要があるためには回路が複雑になる
問題があつた。本発明は以上の点を考慮してなされたも
ので、容易な回路構成で微少電圧のヒステリシスを安定
的に発生し得ると共に、差電流検出回路としても利用で
きるエミツタ結合論理回路を提案しようとするものであ
る。
号処理回路を低電圧化しようとすると微少なヒステリシ
ス特性が要求され、このため（１）式においてＲ２／Ｒ
１を非常に大きくしなければならないことからも明らか
なように、回路利得を極めて大きく取り、かつ十分な正
帰還量を確保する必要があるためには回路が複雑になる
問題があつた。本発明は以上の点を考慮してなされたも
ので、容易な回路構成で微少電圧のヒステリシスを安定
的に発生し得ると共に、差電流検出回路としても利用で
きるエミツタ結合論理回路を提案しようとするものであ
る。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１及び第２の入力信号ＶIN及び
ＶREF の信号レベルの差に応じた差動電流Ｉ0 ＋Δｉ及
びＩ0 −Δｉを出力する差動増幅段１１と、差動増幅段
１１の第１の電流出力端に電流出力端が接続されると共
に、差動増幅段１１の第２の電流出力端に電流入力端が
接続され、第２の電流出力端から流入する電流Ｉ1 に対
して所定倍の大きさの電流Ｉ2 を第１の電流出力端から
引き込む電流ミラー型の第１の電流源１２と、第１の電
流出力端に電流入力端が接続されると共に、第２の電流
出力端に電流出力端が接続され、第１の電流出力端から
流入する電流Ｉ3 に対して所定倍の大きさの電流Ｉ4 を
第２の電流出力端から引き込む電流ミラー型の第２の電
流源１３とを設け、第１の電流出力端から出力される電
流Ｉ0 ＋Δｉが第２の電流出力端から出力される電流Ｉ
0 −Δｉの所定倍よりも大きくなると第２の電流源１２
は動作すると共に第１の電流源１３は動作を停止し、こ
れに対して第２の電流出力端から出力される電流Ｉ0 −
Δｉが第１の電流出力端から出力される電流Ｉ0 ＋Δｉ
の所定倍よりも大きくなると第２の電流源１２は動作を
停止すると共に第１の電流源１３は動作するようにし
た。
め本発明においては、第１及び第２の入力信号ＶIN及び
ＶREF の信号レベルの差に応じた差動電流Ｉ0 ＋Δｉ及
びＩ0 −Δｉを出力する差動増幅段１１と、差動増幅段
１１の第１の電流出力端に電流出力端が接続されると共
に、差動増幅段１１の第２の電流出力端に電流入力端が
接続され、第２の電流出力端から流入する電流Ｉ1 に対
して所定倍の大きさの電流Ｉ2 を第１の電流出力端から
引き込む電流ミラー型の第１の電流源１２と、第１の電
流出力端に電流入力端が接続されると共に、第２の電流
出力端に電流出力端が接続され、第１の電流出力端から
流入する電流Ｉ3 に対して所定倍の大きさの電流Ｉ4 を
第２の電流出力端から引き込む電流ミラー型の第２の電
流源１３とを設け、第１の電流出力端から出力される電
流Ｉ0 ＋Δｉが第２の電流出力端から出力される電流Ｉ
0 −Δｉの所定倍よりも大きくなると第２の電流源１２
は動作すると共に第１の電流源１３は動作を停止し、こ
れに対して第２の電流出力端から出力される電流Ｉ0 −
Δｉが第１の電流出力端から出力される電流Ｉ0 ＋Δｉ
の所定倍よりも大きくなると第２の電流源１２は動作を
停止すると共に第１の電流源１３は動作するようにし
た。
【０００７】また本発明においては、所定の電流出力段
２３及び２４の第１及び第２の電流出力端からそれぞれ
出力される第１及び第２の電流Ｉ0 ＋Δｉ及びＩ0 −Δ
ｉの差電流を検出するエミツタ結合論理回路において、
第１の電流出力端に電流出力端が接続されると共に、第
２の電流出力端に電流入力端が接続され、第２の電流出
力端から流入する電流Ｉ10と等しい大きさの電流Ｉ11を
第１の電流出力端から引き込む電流ミラー型の第１の電
流源２１と、第１の電流出力端に電流入力端が接続され
ると共に、第２の電流出力端に電流出力端が接続され、
第１の電流出力端から流入する電流Ｉ12と等しい大きさ
の電流Ｉ13を第２の電流出力端から引き込む第２の電流
ミラー型の電流源２２と、第１の電流出力端にエミツタ
電極が接続された第１のトランジスタＱ１４と、第２の
電流出力端にエミツタ電極が接続された第２のトランジ
スタＱ１５とを設け、第１の電流Ｉ0 ＋Δｉが第２の電
流Ｉ0 −Δｉよりも大きくなると第１の電流源２１は動
作を停止すると共に、第２の電流源２２は第２のトラン
ジスタＱ１５から第１及び第２の電流Ｉ0 ＋Δｉ及びＩ
0 −Δｉの差電流に応じた電流を引き込み、これに対し
て第２の電流Ｉ0 −Δｉが第１の電流Ｉ0 ＋Δｉよりも
大きくなると第２の電流源２２は動作を停止する共に第
１の電流源２１は第１のトランジスタＱ１４から第１及
び第２の電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に応じ
た電流を引き込むようにした。
２３及び２４の第１及び第２の電流出力端からそれぞれ
出力される第１及び第２の電流Ｉ0 ＋Δｉ及びＩ0 −Δ
ｉの差電流を検出するエミツタ結合論理回路において、
第１の電流出力端に電流出力端が接続されると共に、第
２の電流出力端に電流入力端が接続され、第２の電流出
力端から流入する電流Ｉ10と等しい大きさの電流Ｉ11を
第１の電流出力端から引き込む電流ミラー型の第１の電
流源２１と、第１の電流出力端に電流入力端が接続され
ると共に、第２の電流出力端に電流出力端が接続され、
第１の電流出力端から流入する電流Ｉ12と等しい大きさ
の電流Ｉ13を第２の電流出力端から引き込む第２の電流
ミラー型の電流源２２と、第１の電流出力端にエミツタ
電極が接続された第１のトランジスタＱ１４と、第２の
電流出力端にエミツタ電極が接続された第２のトランジ
スタＱ１５とを設け、第１の電流Ｉ0 ＋Δｉが第２の電
流Ｉ0 −Δｉよりも大きくなると第１の電流源２１は動
作を停止すると共に、第２の電流源２２は第２のトラン
ジスタＱ１５から第１及び第２の電流Ｉ0 ＋Δｉ及びＩ
0 −Δｉの差電流に応じた電流を引き込み、これに対し
て第２の電流Ｉ0 −Δｉが第１の電流Ｉ0 ＋Δｉよりも
大きくなると第２の電流源２２は動作を停止する共に第
１の電流源２１は第１のトランジスタＱ１４から第１及
び第２の電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に応じ
た電流を引き込むようにした。
【０００８】さらに本発明においては、第１及び第２の
トランジスタＱ１４及びＱ１５のコレクタ電極を接続す
ることにより、接続されたコレクタ電極でなる出力端か
ら第１及び第２のトランジスタＱ１４及びＱ１５の各コ
レクタ電極からそれぞれ出力される信号を合成して出力
するようにした。
トランジスタＱ１４及びＱ１５のコレクタ電極を接続す
ることにより、接続されたコレクタ電極でなる出力端か
ら第１及び第２のトランジスタＱ１４及びＱ１５の各コ
レクタ電極からそれぞれ出力される信号を合成して出力
するようにした。
【０００９】
【作用】第１の電流出力端から出力される電流Ｉ0 ＋Δ
ｉが第２の電流出力端から出力される電流Ｉ0 −Δｉの
所定倍よりも大きくなると第１の電流源１２は動作する
と共に第２の電流源１３は動作を停止し、これに対して
第２の電流出力端から出力される電流Ｉ0 −Δｉが第１
の電流出力端から出力される電流Ｉ0 ＋Δｉの所定倍よ
りも大きくなると第１の電流源１２は動作を停止すると
共に第２の電流源１３は動作することにより、第１及び
第２の電流出力端からはそれぞれ第１及び第２の電流源
１２及び１３の電流利得に応じたヒステリシス特性を有
する電圧を取り出すことができ、かくして第１及び第２
の電流源１２及び１３の電流利得を調整することによ
り、簡易な構成で小さなヒステリシス特性を安定的に発
生し得るエミツタ結合論理回路を実現できる。
ｉが第２の電流出力端から出力される電流Ｉ0 −Δｉの
所定倍よりも大きくなると第１の電流源１２は動作する
と共に第２の電流源１３は動作を停止し、これに対して
第２の電流出力端から出力される電流Ｉ0 −Δｉが第１
の電流出力端から出力される電流Ｉ0 ＋Δｉの所定倍よ
りも大きくなると第１の電流源１２は動作を停止すると
共に第２の電流源１３は動作することにより、第１及び
第２の電流出力端からはそれぞれ第１及び第２の電流源
１２及び１３の電流利得に応じたヒステリシス特性を有
する電圧を取り出すことができ、かくして第１及び第２
の電流源１２及び１３の電流利得を調整することによ
り、簡易な構成で小さなヒステリシス特性を安定的に発
生し得るエミツタ結合論理回路を実現できる。
【００１０】また第１の電流Ｉ0 ＋Δｉが第２の電流Ｉ
0 −Δｉよりも大きくなると第１の電流源２１は動作を
停止すると共に、第２の電流源２２は第２のトランジス
タＱ１５から第１及び第２の電流Ｉ0 ＋Δｉ及びＩ0 −
Δｉの差電流に応じた電流を引き込み、これに対して第
２の電流Ｉ0 −Δｉが第１の電流Ｉ0 ＋Δｉよりも大き
くなると第２の電流源２２は動作を停止する共に第１の
電流源２１は第１のトランジスタＱ１４から第１及び第
２の電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に応じた電
流を引き込むことにより、第１及び第２のトランジスタ
Ｑ１４及びＱ１５のコレクタ電極からは第１及び第２の
電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの大きさに応じた差電流
が半波ずつ交互に出力され、かくして簡易な構成で２つ
の電流の差電流を半波ずつ取り出し得るエミツタ論理回
路を実現できる。
0 −Δｉよりも大きくなると第１の電流源２１は動作を
停止すると共に、第２の電流源２２は第２のトランジス
タＱ１５から第１及び第２の電流Ｉ0 ＋Δｉ及びＩ0 −
Δｉの差電流に応じた電流を引き込み、これに対して第
２の電流Ｉ0 −Δｉが第１の電流Ｉ0 ＋Δｉよりも大き
くなると第２の電流源２２は動作を停止する共に第１の
電流源２１は第１のトランジスタＱ１４から第１及び第
２の電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に応じた電
流を引き込むことにより、第１及び第２のトランジスタ
Ｑ１４及びＱ１５のコレクタ電極からは第１及び第２の
電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの大きさに応じた差電流
が半波ずつ交互に出力され、かくして簡易な構成で２つ
の電流の差電流を半波ずつ取り出し得るエミツタ論理回
路を実現できる。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１２】（１）第１実施例 図１において、１０は全体としてヒステリシス回路を示
し、差動入力回路１１は互いにたすき掛けされた２組の
電流ミラー型回路１２及び１３に電流をそれぞれ供給す
るようになされている。すなわち差動入力回路１１にお
いては、差動対を構成する一対のトランジスタＱ１及び
Ｑ２の共通エミツタが定電流源２０に接続されて所定の
バイアス電圧が供給されると共に、トランジスタＱ１及
びＱ２のベースにそれぞれ所定電圧の基準電圧ＶREF 及
び入力電圧ＶINが供給されるようになされ、これにより
トランジスタＱ１のコレクタでなる第１の電流出力端及
びトランジスタＱ２のコレクタでなる第２の電流出力端
から入力電圧ＶIN及び基準電圧ＶREF の電圧差に応じた
差電流を出力するようになさている。
し、差動入力回路１１は互いにたすき掛けされた２組の
電流ミラー型回路１２及び１３に電流をそれぞれ供給す
るようになされている。すなわち差動入力回路１１にお
いては、差動対を構成する一対のトランジスタＱ１及び
Ｑ２の共通エミツタが定電流源２０に接続されて所定の
バイアス電圧が供給されると共に、トランジスタＱ１及
びＱ２のベースにそれぞれ所定電圧の基準電圧ＶREF 及
び入力電圧ＶINが供給されるようになされ、これにより
トランジスタＱ１のコレクタでなる第１の電流出力端及
びトランジスタＱ２のコレクタでなる第２の電流出力端
から入力電圧ＶIN及び基準電圧ＶREF の電圧差に応じた
差電流を出力するようになさている。
【００１３】第１の電流ミラー回路１２は、一対のトラ
ンジスタＱ３及びトランジスタＱ４で構成され、トラン
ジスタＱ４のベース及びコレクタ並びにトランジスタＱ
３のベースでなる電流入力端が差動入力回路１１の第２
電流の出力端に接続されると共に、トランジスタＱ３の
コレクタでなる電流出力端が差動入力回路１１の第１の
電流出力端に接続されている。この場合第１の電流ミラ
ー回路１２においては、トランジスタＱ３及びトランジ
スタＱ４のエミツタがそれぞれアースラインＧＮＤと接
続されると共に、トランジスタＱ３のエミツタ面積がト
ランジスタＱ４の面積のＮ（Ｎ≧１）倍に設定されて接
続中点Ｐ1 からトランジスタＱ４に流れる電流Ｉ1 に対
してトランジスタＱ３が接続中点Ｐ2 からＮ倍の電流Ｉ
2 を引き込むようになされ、これにより当該第１の電流
ミラー回路１２の電流利得をＮにするようになされてい
る。
ンジスタＱ３及びトランジスタＱ４で構成され、トラン
ジスタＱ４のベース及びコレクタ並びにトランジスタＱ
３のベースでなる電流入力端が差動入力回路１１の第２
電流の出力端に接続されると共に、トランジスタＱ３の
コレクタでなる電流出力端が差動入力回路１１の第１の
電流出力端に接続されている。この場合第１の電流ミラ
ー回路１２においては、トランジスタＱ３及びトランジ
スタＱ４のエミツタがそれぞれアースラインＧＮＤと接
続されると共に、トランジスタＱ３のエミツタ面積がト
ランジスタＱ４の面積のＮ（Ｎ≧１）倍に設定されて接
続中点Ｐ1 からトランジスタＱ４に流れる電流Ｉ1 に対
してトランジスタＱ３が接続中点Ｐ2 からＮ倍の電流Ｉ
2 を引き込むようになされ、これにより当該第１の電流
ミラー回路１２の電流利得をＮにするようになされてい
る。
【００１４】同様に第２の電流ミラー回路１３において
は、一対のトランジスタＱ５及びＱ６で構成され、トラ
ンジスタＱ５のベース及びコレクタ並びにトランジスタ
Ｑ６のベースでなる電流入力端が接続中点Ｐ2 において
差動入力回路１１の第１の電流出力端と接続されると共
に、トランジスタＱ６のコレクタでなる電流出力端が接
続中点Ｐ1 において差動入力回路１１の第２の電流出力
端に接続されている。この場合第２の電流ミラー回路１
３においては、トランジスタＱ５及びＱ６のエミツタが
それぞれアースラインＧＮＤと接続されると共に、トラ
ンジスタＱ６のエミツタ面積がトランジスタＱ５のエミ
ツタ面積のＮ（Ｎ≧１）倍に設定されて接続中点Ｐ2 か
らトランジスタＱ５に流れる電流Ｉ3 に対してトランジ
スタＱ６が接続中点Ｐ1 からＮ倍の電流Ｉ4 を引き込む
ようになされ、これにより当該第２の電流ミラー回路１
３の電流利得がＮになるようになされている。
は、一対のトランジスタＱ５及びＱ６で構成され、トラ
ンジスタＱ５のベース及びコレクタ並びにトランジスタ
Ｑ６のベースでなる電流入力端が接続中点Ｐ2 において
差動入力回路１１の第１の電流出力端と接続されると共
に、トランジスタＱ６のコレクタでなる電流出力端が接
続中点Ｐ1 において差動入力回路１１の第２の電流出力
端に接続されている。この場合第２の電流ミラー回路１
３においては、トランジスタＱ５及びＱ６のエミツタが
それぞれアースラインＧＮＤと接続されると共に、トラ
ンジスタＱ６のエミツタ面積がトランジスタＱ５のエミ
ツタ面積のＮ（Ｎ≧１）倍に設定されて接続中点Ｐ2 か
らトランジスタＱ５に流れる電流Ｉ3 に対してトランジ
スタＱ６が接続中点Ｐ1 からＮ倍の電流Ｉ4 を引き込む
ようになされ、これにより当該第２の電流ミラー回路１
３の電流利得がＮになるようになされている。
【００１５】以上の構成において、基準電圧ＶREF 及び
入力電圧ＶINが等しいときのトランジスタＱ１及びＱ２
のコレクタ電流をＩ0 とし、入力電圧ＶINの変化に応じ
た電流Ｉ0 の変化量をΔｉとすると、差動入力回路１１
から接続中点Ｐ1 及びＰ2 に出力される電流（以下これ
を差動電流と呼ぶ）はそれぞれＩ0 −Δｉ及びＩ0 ＋Δ
ｉで表すことができる。ここで、入力電圧ＶINが基準電
圧ＶREF と比べて十分に小さいときには、Δｉは負で十
分に大きいため差動電流Ｉ0 ＋Δｉが十分に小さく、こ
れに対して差動電流Ｉ0 −Δｉが十分に大きい。従つ
て、このとき接続中点Ｐ2 に流入する差動電流Ｉ0 ＋Δ
ｉの全てが第２の電流ミラー回路１３に流れ込んだとし
ても当該第２の電流ミラー回路１３は接続中点Ｐ1 に流
入する差動電流Ｉ0 −Δｉの全てを引き込みきれず、か
くしてオーバフローした電流Ｉ1 が第１の電流ミラー回
路１２に流れ込む。
入力電圧ＶINが等しいときのトランジスタＱ１及びＱ２
のコレクタ電流をＩ0 とし、入力電圧ＶINの変化に応じ
た電流Ｉ0 の変化量をΔｉとすると、差動入力回路１１
から接続中点Ｐ1 及びＰ2 に出力される電流（以下これ
を差動電流と呼ぶ）はそれぞれＩ0 −Δｉ及びＩ0 ＋Δ
ｉで表すことができる。ここで、入力電圧ＶINが基準電
圧ＶREF と比べて十分に小さいときには、Δｉは負で十
分に大きいため差動電流Ｉ0 ＋Δｉが十分に小さく、こ
れに対して差動電流Ｉ0 −Δｉが十分に大きい。従つ
て、このとき接続中点Ｐ2 に流入する差動電流Ｉ0 ＋Δ
ｉの全てが第２の電流ミラー回路１３に流れ込んだとし
ても当該第２の電流ミラー回路１３は接続中点Ｐ1 に流
入する差動電流Ｉ0 −Δｉの全てを引き込みきれず、か
くしてオーバフローした電流Ｉ1 が第１の電流ミラー回
路１２に流れ込む。
【００１６】この結果、第１の電流ミラー回路１２が電
流Ｉ1 のＮ倍の電流Ｉ2 を引き込もうとするために接続
中点Ｐ2 に流入する全ての差動電流Ｉ0 ＋Δｉが第１の
電流ミラー回路１２に引き込まれ、かくして第２の電流
ミラー回路１３は電流Ｉ3 が供給されずにカツトオフし
た状態となる。従つて、このとき接続中点Ｐ2 を介して
第２の電流ミラー回路１３に流れ込む電流Ｉ3 は次式
流Ｉ1 のＮ倍の電流Ｉ2 を引き込もうとするために接続
中点Ｐ2 に流入する全ての差動電流Ｉ0 ＋Δｉが第１の
電流ミラー回路１２に引き込まれ、かくして第２の電流
ミラー回路１３は電流Ｉ3 が供給されずにカツトオフし
た状態となる。従つて、このとき接続中点Ｐ2 を介して
第２の電流ミラー回路１３に流れ込む電流Ｉ3 は次式
【数２】 で与えられ、これに対して接続中点Ｐ1 を介して第１の
電流ミラー回路１２に流れ込む電流Ｉ1 は次式
電流ミラー回路１２に流れ込む電流Ｉ1 は次式
【数３】 で与えられる。
【００１７】この状態から入力電圧ＶINが徐々に増加す
るとき、Δｉもこれに応じて徐々に増加する。従つてこ
の場合、接続中点Ｐ2 に供給される差動電流Ｉ0 ＋Δｉ
は増加し、これに対して接続中点Ｐ1 に供給される差動
電流Ｉ0 −Δｉは減少する。このため接続中点Ｐ1 を介
して第１の電流ミラー回路１２に流れ込む電流Ｉ1が減
少し、これに応じて当該第１の電流ミラー回路１２が接
続中点Ｐ2 から引き込み得る電流量も減少する。
るとき、Δｉもこれに応じて徐々に増加する。従つてこ
の場合、接続中点Ｐ2 に供給される差動電流Ｉ0 ＋Δｉ
は増加し、これに対して接続中点Ｐ1 に供給される差動
電流Ｉ0 −Δｉは減少する。このため接続中点Ｐ1 を介
して第１の電流ミラー回路１２に流れ込む電流Ｉ1が減
少し、これに応じて当該第１の電流ミラー回路１２が接
続中点Ｐ2 から引き込み得る電流量も減少する。
【００１８】ここで接続中点Ｐ2 に供給される差動電流
Ｉ0 ＋Δｉと第１の電流ミラー回路１２が引き込み得る
電流量とが平衡するのは次式
Ｉ0 ＋Δｉと第１の電流ミラー回路１２が引き込み得る
電流量とが平衡するのは次式
【数４】 で与えられるように差動電流Ｉ0 ＋Δｉと電流Ｉ1 （こ
の場合はＩ0 −Δｉ）のＮ倍との大きさが等しくなると
きであり、従つて入力電圧ＶINの大きさが、Δｉの値が
（４）式をΔｉについて解いた次式
の場合はＩ0 −Δｉ）のＮ倍との大きさが等しくなると
きであり、従つて入力電圧ＶINの大きさが、Δｉの値が
（４）式をΔｉについて解いた次式
【数５】 で与えられる値よりも大きくなるような値（以下この値
を立ち下がり電圧ＶINDOWNと呼ぶ）になつたときには、
第１の電流ミラー回路１２は接続中点Ｐ2 に供給される
差動電流Ｉ0 ＋Δｉの全てを引き込みきれず、オーバー
フローした電流Ｉ3 が第２の電流ミラー回路１３に流れ
出す。
を立ち下がり電圧ＶINDOWNと呼ぶ）になつたときには、
第１の電流ミラー回路１２は接続中点Ｐ2 に供給される
差動電流Ｉ0 ＋Δｉの全てを引き込みきれず、オーバー
フローした電流Ｉ3 が第２の電流ミラー回路１３に流れ
出す。
【００１９】その結果当該第２の電流ミラー回路１３が
電流Ｉ3 のＮ倍の電流Ｉ4 を引き込むために接続中点Ｐ
1 を介して第１の電流ミラー回路１２に流れ込む電流Ｉ
1 がさらに減少し、これに伴い当該第１の電流ミラー回
路１２が引き込む電流Ｉ2 も減少するため接続中点Ｐ2
から第２の電流ミラー回路１３に流れ込む電流Ｉ3 が増
加する。その結果、最終的には接続中点Ｐ2 に供給され
る全ての差動電流Ｉ0 ＋Δｉが第２の電流ミラー回路１
３に流れ込むと共に、接続中点Ｐ1 に供給される全ての
差動電流Ｉ0 −Δｉが第２の電流ミラー回路１３に引き
込まれるようになり、かくして状態が反転して第１の電
流ミラー回路１２がカツトオフする。
電流Ｉ3 のＮ倍の電流Ｉ4 を引き込むために接続中点Ｐ
1 を介して第１の電流ミラー回路１２に流れ込む電流Ｉ
1 がさらに減少し、これに伴い当該第１の電流ミラー回
路１２が引き込む電流Ｉ2 も減少するため接続中点Ｐ2
から第２の電流ミラー回路１３に流れ込む電流Ｉ3 が増
加する。その結果、最終的には接続中点Ｐ2 に供給され
る全ての差動電流Ｉ0 ＋Δｉが第２の電流ミラー回路１
３に流れ込むと共に、接続中点Ｐ1 に供給される全ての
差動電流Ｉ0 −Δｉが第２の電流ミラー回路１３に引き
込まれるようになり、かくして状態が反転して第１の電
流ミラー回路１２がカツトオフする。
【００２０】因に、このとき接続中点Ｐ1 から第１の電
流ミラー回路１２に流れ込む電流Ｉ1 は次式
流ミラー回路１２に流れ込む電流Ｉ1 は次式
【数６】 で与えられ、これに対して接続中点Ｐ2 から第２の電流
ミラー回路１３に流れ込む電流Ｉ3 は次式
ミラー回路１３に流れ込む電流Ｉ3 は次式
【数７】 で与えられる。
【００２１】ここで当該ヒステリシス回路１０において
は、この状態から入力電圧ＶINを減させてもすぐには第
１の電流ミラー回路１２に電流Ｉ1 が供給されない。す
なわちこの状態から入力電圧ＶINが減少した場合、Δｉ
も減少するために接続中点Ｐ1 に流入する差動電流Ｉ0
−Δｉは増加し、これに対して接続中点Ｐ2に流入する
差動電流Ｉ0 ＋Δｉは減少する。この場合、接続中点Ｐ
1 に流入する差動電流Ｉ0 −Δｉと第２の電流ミラー回
路１３が引き込み得る電流量とが平衡するのは次式
は、この状態から入力電圧ＶINを減させてもすぐには第
１の電流ミラー回路１２に電流Ｉ1 が供給されない。す
なわちこの状態から入力電圧ＶINが減少した場合、Δｉ
も減少するために接続中点Ｐ1 に流入する差動電流Ｉ0
−Δｉは増加し、これに対して接続中点Ｐ2に流入する
差動電流Ｉ0 ＋Δｉは減少する。この場合、接続中点Ｐ
1 に流入する差動電流Ｉ0 −Δｉと第２の電流ミラー回
路１３が引き込み得る電流量とが平衡するのは次式
【数８】 で与えられるように、差動電流Ｉ0 −Δｉと接続中点Ｐ
2 を介して第２の電流ミラー回路１３に流れる電流Ｉ3
（この場合はＩ0 ＋Δｉ）のＮ倍との大きさが等しくな
るときであり、従つて入力電圧ＶINの大きさが、Δｉの
値が（８）式をΔｉについて解いた次式
2 を介して第２の電流ミラー回路１３に流れる電流Ｉ3
（この場合はＩ0 ＋Δｉ）のＮ倍との大きさが等しくな
るときであり、従つて入力電圧ＶINの大きさが、Δｉの
値が（８）式をΔｉについて解いた次式
【数９】 で与えられる大きさ未満の値になるような値（以下この
値を立ち上がり電圧ＶINUPと呼ぶ）になつたときに接続
中点Ｐ1 から第１の電流ミラー回路１２に電流Ｉ1 が流
れ、この結果上述の場合と全く逆にして第２の電流ミラ
ー回路１３がカツトオフして状態が反転する。
値を立ち上がり電圧ＶINUPと呼ぶ）になつたときに接続
中点Ｐ1 から第１の電流ミラー回路１２に電流Ｉ1 が流
れ、この結果上述の場合と全く逆にして第２の電流ミラ
ー回路１３がカツトオフして状態が反転する。
【００２２】ここで接続中点Ｐ1 は、例えば第１の電流
ミラー回路１２がカツトオフしているときには、トラン
ジスタＱ６が飽和するためにその電位が低下することに
より、常に一定の所定の低い電位（以下この電位をロー
レベル電位ＶLOW と呼ぶ）をとる。これに対して接続中
点Ｐ1 は、第２の電流ミラー回路１３がカツトオフして
いるときにはトランジスタＱ４のベース及びエミツタ間
電圧が電流Ｉ1 の大きさに依らずに常に一定値をとるこ
とにより、常に当該トランジスタＱ４のベース及びエミ
ツタ間電圧と等しくかつローレベル電位ＶLOW よりも高
い所定の電位（以下この電位をハイレベル電位ＶHIと呼
ぶ）をとる。
ミラー回路１２がカツトオフしているときには、トラン
ジスタＱ６が飽和するためにその電位が低下することに
より、常に一定の所定の低い電位（以下この電位をロー
レベル電位ＶLOW と呼ぶ）をとる。これに対して接続中
点Ｐ1 は、第２の電流ミラー回路１３がカツトオフして
いるときにはトランジスタＱ４のベース及びエミツタ間
電圧が電流Ｉ1 の大きさに依らずに常に一定値をとるこ
とにより、常に当該トランジスタＱ４のベース及びエミ
ツタ間電圧と等しくかつローレベル電位ＶLOW よりも高
い所定の電位（以下この電位をハイレベル電位ＶHIと呼
ぶ）をとる。
【００２３】従つて入力電圧ＶINが基準電圧ＶREF に比
べて十分に低い状態から徐々に電圧が増加するときに
は、図２に示すように、接続中点Ｐ1 の電位ＶP1は初期
状態において第２の電流ミラー回路１３がカツトオフし
ているために入力電圧ＶINに関わりなくハイレベル電位
ＶHIを保ち、この後入力電圧ＶINが立ち下がり電圧Ｖ
INDOWNに達すると状態が反転して第１の電流ミラー回路
１２がカツトオフするためにその電位はローレベル電位
ＶLOW に反転し、この後は入力電圧ＶINの大きさによら
ずに常に当該ローレベル電位ＶLOW を維持する。さらに
接続中点Ｐ1 においては、この状態から被比較入力電圧
ＶINが徐々に減少するときには第１の電流ミラー回路１
２がカツトオフしているため、その電位は入力電圧ＶIN
の値に依らずにローレベル電位ＶLOW を保ち、この後入
力電圧ＶINが立ち上がり電圧ＶINUPに達すると、状態が
反転して第２の電流ミラー回路１３がカツトオフするこ
とによりその電位がハイレベル電位ＶHI反転し、この後
は入力電圧ＶINの大きさに依らずに常にハイレベル電位
ＶHIを維持する。
べて十分に低い状態から徐々に電圧が増加するときに
は、図２に示すように、接続中点Ｐ1 の電位ＶP1は初期
状態において第２の電流ミラー回路１３がカツトオフし
ているために入力電圧ＶINに関わりなくハイレベル電位
ＶHIを保ち、この後入力電圧ＶINが立ち下がり電圧Ｖ
INDOWNに達すると状態が反転して第１の電流ミラー回路
１２がカツトオフするためにその電位はローレベル電位
ＶLOW に反転し、この後は入力電圧ＶINの大きさによら
ずに常に当該ローレベル電位ＶLOW を維持する。さらに
接続中点Ｐ1 においては、この状態から被比較入力電圧
ＶINが徐々に減少するときには第１の電流ミラー回路１
２がカツトオフしているため、その電位は入力電圧ＶIN
の値に依らずにローレベル電位ＶLOW を保ち、この後入
力電圧ＶINが立ち上がり電圧ＶINUPに達すると、状態が
反転して第２の電流ミラー回路１３がカツトオフするこ
とによりその電位がハイレベル電位ＶHI反転し、この後
は入力電圧ＶINの大きさに依らずに常にハイレベル電位
ＶHIを維持する。
【００２４】従つて当該ヒステリシス回路１０において
は、接続中点Ｐ1 を出力端にすることにより、次式
は、接続中点Ｐ1 を出力端にすることにより、次式
【数１０】 に表すような、第１及び第２の電流ミラー回路１２及び
１３の電流利得に応じたヒステリシスＨをもつヒステリ
シス特性を得ることができる。同様にして接続中点Ｐ2
は、第１の電流ミラー回路１２がカツトオフした状態で
は入力電圧ＶINの大きさによらずに常にハイレベル電位
ＶHIを保ち、これに対して第２の電流ミラー回路１３が
カツトオフした状態では入力電圧ＶINの大きさによらず
に常にローレベル電位ＶLOW を保つ。
１３の電流利得に応じたヒステリシスＨをもつヒステリ
シス特性を得ることができる。同様にして接続中点Ｐ2
は、第１の電流ミラー回路１２がカツトオフした状態で
は入力電圧ＶINの大きさによらずに常にハイレベル電位
ＶHIを保ち、これに対して第２の電流ミラー回路１３が
カツトオフした状態では入力電圧ＶINの大きさによらず
に常にローレベル電位ＶLOW を保つ。
【００２５】従つて入力電圧ＶINが基準電圧ＶREF に比
べて十分に低い状態から徐々に電圧が増加するときに
は、図３に示すように、接続中点Ｐ2 の電位ＶP2は第２
の電流ミラー回路１３がカツトオフしているために入力
電圧ＶINに関わりなくローレベル電位ＶLOW を保ち、こ
の後入力電圧ＶINが立ち下がり電圧ＶINDOWNに達すると
状態が反転して第１の電流ミラー回路１２側がカツトオ
フするためにその電位はハイレベル電位ＶHIに反転し、
この後は入力電圧ＶINの大きさによらずに常に当該ハイ
レベル電位ＶHIを維持する。さらに接続中点Ｐ2 におい
ては、この状態から被比較入力電圧ＶINが徐々に減少す
るときには第１の電流ミラー回路１２がカツトオフして
いるため、その電位ＶP2は入力電圧ＶINの値に依らずに
ハイレベル電位ＶHIを保ち、この後入力電圧ＶINが立ち
上がり電圧ＶINUPに達すると、状態が反転して第２の電
流ミラー回路１３がカツトオフすることによりその電位
ＶP2がローレベル電位ＶLOW に反転し、この後は入力電
圧ＶINの大きさに依らずに常にローレベル電位ＶLOW を
維持する。
べて十分に低い状態から徐々に電圧が増加するときに
は、図３に示すように、接続中点Ｐ2 の電位ＶP2は第２
の電流ミラー回路１３がカツトオフしているために入力
電圧ＶINに関わりなくローレベル電位ＶLOW を保ち、こ
の後入力電圧ＶINが立ち下がり電圧ＶINDOWNに達すると
状態が反転して第１の電流ミラー回路１２側がカツトオ
フするためにその電位はハイレベル電位ＶHIに反転し、
この後は入力電圧ＶINの大きさによらずに常に当該ハイ
レベル電位ＶHIを維持する。さらに接続中点Ｐ2 におい
ては、この状態から被比較入力電圧ＶINが徐々に減少す
るときには第１の電流ミラー回路１２がカツトオフして
いるため、その電位ＶP2は入力電圧ＶINの値に依らずに
ハイレベル電位ＶHIを保ち、この後入力電圧ＶINが立ち
上がり電圧ＶINUPに達すると、状態が反転して第２の電
流ミラー回路１３がカツトオフすることによりその電位
ＶP2がローレベル電位ＶLOW に反転し、この後は入力電
圧ＶINの大きさに依らずに常にローレベル電位ＶLOW を
維持する。
【００２６】従つて当該ヒステリシス回路１０において
は、接続中点Ｐ2 を出力端にすることにより、接続中点
Ｐ1 を出力端とした場合と同様に（10）式で与えられる
ようなヒステリシスＨをもつヒステリシス特性を得るこ
とができる。計算によれば、例えば第１及び第２の電流
利得Ｎが1.5 の場合には当該ヒステリシス回路１０のヒ
ステリシス量が±0.2 Ｉ0 となるため約±10〔mV〕程度
の微少なヒステリシスが得られ、第１及び第２の電流利
得Ｎが２の場合には当該ヒステリシス回路１０のヒステ
リシス量は±0.33Ｉ0 となるため約±18〔mV〕程度の微
少なヒステリシスを得ることができる。
は、接続中点Ｐ2 を出力端にすることにより、接続中点
Ｐ1 を出力端とした場合と同様に（10）式で与えられる
ようなヒステリシスＨをもつヒステリシス特性を得るこ
とができる。計算によれば、例えば第１及び第２の電流
利得Ｎが1.5 の場合には当該ヒステリシス回路１０のヒ
ステリシス量が±0.2 Ｉ0 となるため約±10〔mV〕程度
の微少なヒステリシスが得られ、第１及び第２の電流利
得Ｎが２の場合には当該ヒステリシス回路１０のヒステ
リシス量は±0.33Ｉ0 となるため約±18〔mV〕程度の微
少なヒステリシスを得ることができる。
【００２７】以上の構成によれば、差動入力回路１１の
第１の電流出力端に第１の電流ミラー回路１２の電流出
力端及び第２の電流ミラー回路１３の電流入力端を接続
すると共に、差動入力回路１１の第２の電流出力端に第
１の電流ミラー回路１２の電流入力端及び第２の電流ミ
ラー回路１３の電流出力端を接続するようにしたことに
より、差動入力回路１１の第１の電流出力端から出力さ
れる電流Ｉ0 ＋Δｉが当該差動入力回路１１の第２の電
流出力端から出力される電流Ｉ0 −ΔｉのＮ倍よりも大
きくなると第１の電流ミラー回路１２はカツトオフする
と共に、第２の電流ミラー回路１３は動作し、これに対
して差動入力回路１１の第２の電流出力端から出力され
る電流Ｉ0 −Δｉが当該差動入力回路１１の第１の電流
出力端から出力される電流Ｉ0 ＋ΔｉのＮ倍よりも大き
くなると第２の電流ミラー回路１３はカツトオフすると
共に、第１の電流ミラー回路１２は動作し、かくして接
続中点Ｐ1 及びＰ2 がそれぞれ第１及び第２の電流ミラ
ー回路１２及び１３の電流利得Ｎに応じたヒステリシス
特性を呈すことにより、容易な回路構成で微少電圧のヒ
ステリシスを安定的に発生し得るヒステリシス回路を実
現できる。
第１の電流出力端に第１の電流ミラー回路１２の電流出
力端及び第２の電流ミラー回路１３の電流入力端を接続
すると共に、差動入力回路１１の第２の電流出力端に第
１の電流ミラー回路１２の電流入力端及び第２の電流ミ
ラー回路１３の電流出力端を接続するようにしたことに
より、差動入力回路１１の第１の電流出力端から出力さ
れる電流Ｉ0 ＋Δｉが当該差動入力回路１１の第２の電
流出力端から出力される電流Ｉ0 −ΔｉのＮ倍よりも大
きくなると第１の電流ミラー回路１２はカツトオフする
と共に、第２の電流ミラー回路１３は動作し、これに対
して差動入力回路１１の第２の電流出力端から出力され
る電流Ｉ0 −Δｉが当該差動入力回路１１の第１の電流
出力端から出力される電流Ｉ0 ＋ΔｉのＮ倍よりも大き
くなると第２の電流ミラー回路１３はカツトオフすると
共に、第１の電流ミラー回路１２は動作し、かくして接
続中点Ｐ1 及びＰ2 がそれぞれ第１及び第２の電流ミラ
ー回路１２及び１３の電流利得Ｎに応じたヒステリシス
特性を呈すことにより、容易な回路構成で微少電圧のヒ
ステリシスを安定的に発生し得るヒステリシス回路を実
現できる。
【００２８】（２）第２実施例 図４において、２０は全体として差電流検出回路を示
し、第３及び第４の電流ミラー回路２１及び２２は第１
及び第２の電流源２３及び２４からそれぞれ供給される
電流に基づきその差電流を検出して出力回路２５から出
力するようになされている。すなわち第３の電流ミラー
回路２１においては、当該電流ミラー回路２１を構成す
る一対のトランジスタＱ１０及びＱ１１のうち、トラン
ジスタＱ１０のコレクタでなる電流出力端が第１の電流
源２３に接続されると共に、トランジスタＱ１０のベー
ス並びにトランジスタＱ１１のベース及びコレクタでな
る電流入力端が第２の電流源２４に接続されている。
し、第３及び第４の電流ミラー回路２１及び２２は第１
及び第２の電流源２３及び２４からそれぞれ供給される
電流に基づきその差電流を検出して出力回路２５から出
力するようになされている。すなわち第３の電流ミラー
回路２１においては、当該電流ミラー回路２１を構成す
る一対のトランジスタＱ１０及びＱ１１のうち、トラン
ジスタＱ１０のコレクタでなる電流出力端が第１の電流
源２３に接続されると共に、トランジスタＱ１０のベー
ス並びにトランジスタＱ１１のベース及びコレクタでな
る電流入力端が第２の電流源２４に接続されている。
【００２９】この場合、トランジスタＱ１０及びＱ１１
の各エミツタはアースラインＧＮＤに接続されると共
に、当該トランジスタＱ１０及び１１のエミツタ面積が
等しく形成されてトランジスタＱ１０がトランジスタＱ
１１に流れる電流と等しい電流量を引き込むようになさ
れ、これにより当該第３の電流ミラー回路２１が第２の
電流源２４との接続中点Ｐ10を介して供給される電流Ｉ
10と等しい量の電流Ｉ11を第１の電流源２３との接続中
点Ｐ11から引き込むようになされている。同様にして第
４の電流ミラー回路２２においては、当該電流ミラー回
路２２を構成する一対のトランジスタＱ１２及びＱ１３
のうち、トランジスタＱ１３のコレクタでなる電流出力
端が接続中点Ｐ10において第２の電流源２４と接続され
ると共に、トランジスタＱ１２のベース及びコレクタ並
びにトランジスタＱ１３のベースでなる電流入力端が接
続中点Ｐ11において第１の電流源２３と接続されてい
る。
の各エミツタはアースラインＧＮＤに接続されると共
に、当該トランジスタＱ１０及び１１のエミツタ面積が
等しく形成されてトランジスタＱ１０がトランジスタＱ
１１に流れる電流と等しい電流量を引き込むようになさ
れ、これにより当該第３の電流ミラー回路２１が第２の
電流源２４との接続中点Ｐ10を介して供給される電流Ｉ
10と等しい量の電流Ｉ11を第１の電流源２３との接続中
点Ｐ11から引き込むようになされている。同様にして第
４の電流ミラー回路２２においては、当該電流ミラー回
路２２を構成する一対のトランジスタＱ１２及びＱ１３
のうち、トランジスタＱ１３のコレクタでなる電流出力
端が接続中点Ｐ10において第２の電流源２４と接続され
ると共に、トランジスタＱ１２のベース及びコレクタ並
びにトランジスタＱ１３のベースでなる電流入力端が接
続中点Ｐ11において第１の電流源２３と接続されてい
る。
【００３０】この場合トランジスタＱ１２及びＱ１３の
各エミツタはアースラインＧＮＤに接続されると共に、
当該トランジスタＱ１３及びＱ１２のエミツタ面積が等
しくなるように設定されてトランジスタＱ１３がトラン
ジスタＱ１２に流れる電流と等しい電流量を引き込むよ
うになされ、これにより第４の電流ミラー回２２が接続
中点Ｐ11を介して供給される電流Ｉ12と等しい量の電流
Ｉ13を接続中点Ｐ10から引き込むようになされている。
出力回路２５においては、トランジスタＱ１４及びＱ１
５の各エミツタがそれぞれ第１及び第２の電源２３及び
２４の電流出力端に接続されると共に、当該トランジス
タＱ１４及びＱ１５のベースが共通に定電流源３０の電
流出力端に接続されている。
各エミツタはアースラインＧＮＤに接続されると共に、
当該トランジスタＱ１３及びＱ１２のエミツタ面積が等
しくなるように設定されてトランジスタＱ１３がトラン
ジスタＱ１２に流れる電流と等しい電流量を引き込むよ
うになされ、これにより第４の電流ミラー回２２が接続
中点Ｐ11を介して供給される電流Ｉ12と等しい量の電流
Ｉ13を接続中点Ｐ10から引き込むようになされている。
出力回路２５においては、トランジスタＱ１４及びＱ１
５の各エミツタがそれぞれ第１及び第２の電源２３及び
２４の電流出力端に接続されると共に、当該トランジス
タＱ１４及びＱ１５のベースが共通に定電流源３０の電
流出力端に接続されている。
【００３１】この場合定電流源３０とトランジスタＱ１
４及びＱ１５の共通ベースとの接続中点Ｐ12は、抵抗Ｒ
１０及びダイオード接続されたトランジスタＱ１６を介
してアースラインＧＮＤに接続され、これによりトラン
ジスタＱ１４及びＱ１５に所定のベース電圧が供給され
るようになされている。以上の構成において、第１及び
第２の電流源からそれぞれ、図５（Ａ）及び（Ｂ）に示
すような周期及び振幅が等しく互いに逆相な電流（以下
これらをそれぞれ第１の出力電流Ｉ0 ＋Δｉ及び第２の
出力電流Ｉ0 −Δｉと呼ぶ）が出力されるとき、Δｉが
正の場合には、第１の出力電流Ｉ0 ＋Δｉは第２の出力
電流Ｉ0−Δｉに比べて大きい。
４及びＱ１５の共通ベースとの接続中点Ｐ12は、抵抗Ｒ
１０及びダイオード接続されたトランジスタＱ１６を介
してアースラインＧＮＤに接続され、これによりトラン
ジスタＱ１４及びＱ１５に所定のベース電圧が供給され
るようになされている。以上の構成において、第１及び
第２の電流源からそれぞれ、図５（Ａ）及び（Ｂ）に示
すような周期及び振幅が等しく互いに逆相な電流（以下
これらをそれぞれ第１の出力電流Ｉ0 ＋Δｉ及び第２の
出力電流Ｉ0 −Δｉと呼ぶ）が出力されるとき、Δｉが
正の場合には、第１の出力電流Ｉ0 ＋Δｉは第２の出力
電流Ｉ0−Δｉに比べて大きい。
【００３２】従つて、接続中点Ｐ10に流入する全ての出
力電流Ｉ0 −Δｉが第３の電流ミラー回路２１に流れ込
んだとしても当該第１の電流ミラー回路２１は接続中点
Ｐ11に流入する全ての出力電流Ｉ0 ＋Δｉを引き込みき
れず、オーバーフローした電流Ｉ12が第４の電流ミラー
回路２２に流れ込む。この結果当該第４の電流ミラー回
路２２が電流Ｉ12と等しい大きさの電流Ｉ13を接続中点
Ｐ10から引き込むために、接続中点Ｐ10から第３の電流
ミラー回路２１に流れ込む電流Ｉ10が減少し、これに伴
つて当該第１の電流ミラー回路２１が接続中点Ｐ11から
引き込む電流Ｉ11が減少する。
力電流Ｉ0 −Δｉが第３の電流ミラー回路２１に流れ込
んだとしても当該第１の電流ミラー回路２１は接続中点
Ｐ11に流入する全ての出力電流Ｉ0 ＋Δｉを引き込みき
れず、オーバーフローした電流Ｉ12が第４の電流ミラー
回路２２に流れ込む。この結果当該第４の電流ミラー回
路２２が電流Ｉ12と等しい大きさの電流Ｉ13を接続中点
Ｐ10から引き込むために、接続中点Ｐ10から第３の電流
ミラー回路２１に流れ込む電流Ｉ10が減少し、これに伴
つて当該第１の電流ミラー回路２１が接続中点Ｐ11から
引き込む電流Ｉ11が減少する。
【００３３】この結果接続中点Ｐ11から第４の電流ミラ
ー回路２２に流れ込む電流Ｉ12がさらに増加し、かくし
て最終的には接続中点Ｐ11に流入する全ての出力電流Ｉ
0 ＋Δｉが第４の電流ミラー回路２２に流入すると共
に、接続中点Ｐ11に流入する全ての出力電流Ｉ0 −Δｉ
が第４の電流ミラー回路２２に引き込まれ、この結果第
３の電流ミラー回路２１は電流Ｉ12が供給されずにカツ
トオフする。従つてこの状態においては、接続中点Ｐ10
から第３の電流ミラー回路に流入する電流Ｉ10は次式
ー回路２２に流れ込む電流Ｉ12がさらに増加し、かくし
て最終的には接続中点Ｐ11に流入する全ての出力電流Ｉ
0 ＋Δｉが第４の電流ミラー回路２２に流入すると共
に、接続中点Ｐ11に流入する全ての出力電流Ｉ0 −Δｉ
が第４の電流ミラー回路２２に引き込まれ、この結果第
３の電流ミラー回路２１は電流Ｉ12が供給されずにカツ
トオフする。従つてこの状態においては、接続中点Ｐ10
から第３の電流ミラー回路に流入する電流Ｉ10は次式
【数１１】 で表され、これに対して接続中点Ｐ11から第４の電流ミ
ラー回路に流入する電流Ｉ12は次式
ラー回路に流入する電流Ｉ12は次式
【数１２】 で与えられる。
【００３４】さらにこのとき第４の電流ミラー回路２２
においては、図５（Ｃ）に示すような接続中点Ｐ11から
流れ込む電流Ｉ12（この場合にはＩ0 ＋Δｉ）と等しい
電流を引き込もうとするため、接続中点Ｐ11を介してト
ランジスタＱ１５から次式
においては、図５（Ｃ）に示すような接続中点Ｐ11から
流れ込む電流Ｉ12（この場合にはＩ0 ＋Δｉ）と等しい
電流を引き込もうとするため、接続中点Ｐ11を介してト
ランジスタＱ１５から次式
【数１３】 で与えられるような、接続中点Ｐ10に流入する第２の入
力電流Ｉ0 −Δｉと電流Ｉ12との差にあたる大きさの、
図５（Ｄ）に示すような電流Ｉ16を引き込み、これによ
りトランジスタＱ１５のエミツタから第１及び第２の電
流源２３及び２４から出力された第１及び第２の出力電
流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に相当する電流Ｉ
16が出力される。これに対して第３の電流ミラー回路に
おいては、カツトオフしているためにトランジスタＱ１
４から電流Ｉ17を引き込まず、従つてトランジスタＱ１
４はオフ状態を維持する。
力電流Ｉ0 −Δｉと電流Ｉ12との差にあたる大きさの、
図５（Ｄ）に示すような電流Ｉ16を引き込み、これによ
りトランジスタＱ１５のエミツタから第１及び第２の電
流源２３及び２４から出力された第１及び第２の出力電
流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に相当する電流Ｉ
16が出力される。これに対して第３の電流ミラー回路に
おいては、カツトオフしているためにトランジスタＱ１
４から電流Ｉ17を引き込まず、従つてトランジスタＱ１
４はオフ状態を維持する。
【００３５】一方Δｉが負の場合には、接続中点Ｐ11に
流入する第１の入力電流Ｉ0 ＋Δｉは接続中点Ｐ10に流
入する第２の入力電流Ｉ0 −Δｉよりも小さい。従つて
この場合、接続中点Ｐ11に流入する全ての第１の出力電
流Ｉ0 ＋Δｉが第４の電流ミラー回路２２に流れ込んだ
としても当該第４の電流ミラー回路２２は接続中点Ｐ10
に流入する全ての第２の出力電流Ｉ0 −Δｉを引き込み
きれず、オーバーフローした電流Ｉ10が第３の電流ミラ
ー回路２１に流れ込む。
流入する第１の入力電流Ｉ0 ＋Δｉは接続中点Ｐ10に流
入する第２の入力電流Ｉ0 −Δｉよりも小さい。従つて
この場合、接続中点Ｐ11に流入する全ての第１の出力電
流Ｉ0 ＋Δｉが第４の電流ミラー回路２２に流れ込んだ
としても当該第４の電流ミラー回路２２は接続中点Ｐ10
に流入する全ての第２の出力電流Ｉ0 −Δｉを引き込み
きれず、オーバーフローした電流Ｉ10が第３の電流ミラ
ー回路２１に流れ込む。
【００３６】この結果第３の電流ミラー回路２１が電流
Ｉ10と等しい大きさの電流Ｉ11を接続中点Ｐ11から引き
込むために、この接続中点Ｐ11から第４の電流ミラー回
路２２に流れ込む電流Ｉ12が減少し、かくして当該第４
の電流ミラー回路２２が接続中点Ｐ10から引き込む電流
Ｉ13が減少する。この結果接続中点Ｐ10から第３の電流
ミラー回路２１に流れ込む電流Ｉ10が増加し、かくして
最終的には接続中点Ｐ10に流入する全ての第２の出力電
流Ｉ0 −Δｉが第３の電流ミラー回路２１に流入すると
共に、これに伴つて当該第３の電流ミラー回路２１が接
続中点Ｐ11に流入する全ての第１の出力電流Ｉ0 ＋Δｉ
を引き込むことにより、第４の電流ミラー回路２２は電
流Ｉ12が供給されずカツトオフした状態となる。
Ｉ10と等しい大きさの電流Ｉ11を接続中点Ｐ11から引き
込むために、この接続中点Ｐ11から第４の電流ミラー回
路２２に流れ込む電流Ｉ12が減少し、かくして当該第４
の電流ミラー回路２２が接続中点Ｐ10から引き込む電流
Ｉ13が減少する。この結果接続中点Ｐ10から第３の電流
ミラー回路２１に流れ込む電流Ｉ10が増加し、かくして
最終的には接続中点Ｐ10に流入する全ての第２の出力電
流Ｉ0 −Δｉが第３の電流ミラー回路２１に流入すると
共に、これに伴つて当該第３の電流ミラー回路２１が接
続中点Ｐ11に流入する全ての第１の出力電流Ｉ0 ＋Δｉ
を引き込むことにより、第４の電流ミラー回路２２は電
流Ｉ12が供給されずカツトオフした状態となる。
【００３７】従つてこの状態では接続中点Ｐ10から第３
の電流ミラー回路２１に流入する電流Ｉ10は次式
の電流ミラー回路２１に流入する電流Ｉ10は次式
【数１４】 で与えられ、これに対して接続中点Ｐ11から第４の電流
ミラー回路２２に流入する電流Ｉ12は次式
ミラー回路２２に流入する電流Ｉ12は次式
【数１５】 で与えられる。
【００３８】さらにこのとき第３の電流ミラー回路２１
においては、図５（Ｅ）に示すような接続中点Ｐ11から
電流Ｉ10（この状態ではＩ0 −Δｉ）と等しい電流を引
き込もうとするため、接続中点Ｐ11にはトランジスタＱ
１４から次式
においては、図５（Ｅ）に示すような接続中点Ｐ11から
電流Ｉ10（この状態ではＩ0 −Δｉ）と等しい電流を引
き込もうとするため、接続中点Ｐ11にはトランジスタＱ
１４から次式
【数１６】 で与えられるような、電流Ｉ10と接続中点Ｐ11に流入す
る第１の入力電流Ｉ0 ＋Δｉとの差にあたる大きさの電
流Ｉ17を引き込み、これによりトランジスタＱ１４のエ
ミツタからは第１及び第２の電流源２３及び２４から出
力された第１及び第２の入力電流Ｉ0 ＋Δｉ及びＩ0 −
Δｉの差電流に相当する図５（Ｆ）に示すような電流17
が出力される。これに対して第４の電流ミラー回路にお
いては、カツトオフしているためにトランジスタＱ１５
から電流を引き込まず、従つてトランジスタＱ１５はオ
フ状態を維持する。
る第１の入力電流Ｉ0 ＋Δｉとの差にあたる大きさの電
流Ｉ17を引き込み、これによりトランジスタＱ１４のエ
ミツタからは第１及び第２の電流源２３及び２４から出
力された第１及び第２の入力電流Ｉ0 ＋Δｉ及びＩ0 −
Δｉの差電流に相当する図５（Ｆ）に示すような電流17
が出力される。これに対して第４の電流ミラー回路にお
いては、カツトオフしているためにトランジスタＱ１５
から電流を引き込まず、従つてトランジスタＱ１５はオ
フ状態を維持する。
【００３９】以上の構成によれば、電流利得が１である
第３の電流ミラー回路２１の電流出力端及び第４の電流
ミラー回路２２の電流入力端と、トランジスタＱ１４の
エミツタとを第１の電流源２３の電流出力端に接続する
と共に、第３の電流ミラー回路２１の電流入力端及び第
４の電流ミラー回路２２の電流出力端と、トランジスタ
Ｑ１５のエミツタとを第２の電流源２４の電流出力端に
接続するようにしたことにより、第１の電流源２３から
出力される第１の出力電流Ｉ0 ＋Δｉが第２の電流源２
４から出力される第２の出力電流Ｉ0 −Δｉよりも大き
いときには第３の電流ミラー回路２１がカツトオフする
と共に第４の電流ミラー回路２２が動作してトランジス
タＱ１５から第１及び第２の出力電流Ｉ0 ＋Δｉ及びＩ
0 −Δｉの差電流に応じた大きさの電流Ｉ16を引き込
み、これに対して第２の出力電流Ｉ0 −Δｉが第１の出
力電流Ｉ0 ＋Δｉよりも大きいときには第４の電流ミラ
ー回路２２がカツトオフすると共に第３の電流ミラー回
路２１が動作してトランジスタＱ１４から第１及び第２
の出力電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に応じた
大きさの電流Ｉ17を引き込むため、トランジスタＱ１４
及びトランジスタＱ１５の各コレクタからは第１及び第
２の電流源２３及び２４からの出力電流Ｉ0 ＋Δｉ及び
Ｉ0 −Δｉの大きさの差に応じた差電流を半波ずつ交互
に独立して取り出すことができ、かくて簡易な構成で２
つの入力電流Ｉ0 ＋Δｉ及びＩ0 −Δｉに基づく差電流
をそれぞれ半波ずつ独立に取り出し得る差電流検出回路
を実現できる。
第３の電流ミラー回路２１の電流出力端及び第４の電流
ミラー回路２２の電流入力端と、トランジスタＱ１４の
エミツタとを第１の電流源２３の電流出力端に接続する
と共に、第３の電流ミラー回路２１の電流入力端及び第
４の電流ミラー回路２２の電流出力端と、トランジスタ
Ｑ１５のエミツタとを第２の電流源２４の電流出力端に
接続するようにしたことにより、第１の電流源２３から
出力される第１の出力電流Ｉ0 ＋Δｉが第２の電流源２
４から出力される第２の出力電流Ｉ0 −Δｉよりも大き
いときには第３の電流ミラー回路２１がカツトオフする
と共に第４の電流ミラー回路２２が動作してトランジス
タＱ１５から第１及び第２の出力電流Ｉ0 ＋Δｉ及びＩ
0 −Δｉの差電流に応じた大きさの電流Ｉ16を引き込
み、これに対して第２の出力電流Ｉ0 −Δｉが第１の出
力電流Ｉ0 ＋Δｉよりも大きいときには第４の電流ミラ
ー回路２２がカツトオフすると共に第３の電流ミラー回
路２１が動作してトランジスタＱ１４から第１及び第２
の出力電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差電流に応じた
大きさの電流Ｉ17を引き込むため、トランジスタＱ１４
及びトランジスタＱ１５の各コレクタからは第１及び第
２の電流源２３及び２４からの出力電流Ｉ0 ＋Δｉ及び
Ｉ0 −Δｉの大きさの差に応じた差電流を半波ずつ交互
に独立して取り出すことができ、かくて簡易な構成で２
つの入力電流Ｉ0 ＋Δｉ及びＩ0 −Δｉに基づく差電流
をそれぞれ半波ずつ独立に取り出し得る差電流検出回路
を実現できる。
【００４０】さらに当該差電流検出回路２０において
は、トランジスタＱ１４及びＱ１５のコレクタを接続す
ることにより、当該トランジスタＱ１４及び１５の共通
コレクタから合成されたトランジスタＱ１４及びトラン
ジスタＱ１５のコレクタ電流を取り出すことができ、か
くして簡易な構成で２つの入力電流Ｉ0 ＋Δｉ及びＩ0
−Δｉに基づく差電流の絶対値を取り出し得る差電流検
出回路を実現できる。さらに当該差電流検出回路２０に
おいては、入力電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差分を
取り出し、その同相成分Ｉ0 を除去する能力をもつこと
により、いきなり２つの信号を接続中点Ｐ10及びＰ11に
印加することができてより信号処理を簡単にすることが
でき、かくして広範囲な信号処理回路に応用できる。
は、トランジスタＱ１４及びＱ１５のコレクタを接続す
ることにより、当該トランジスタＱ１４及び１５の共通
コレクタから合成されたトランジスタＱ１４及びトラン
ジスタＱ１５のコレクタ電流を取り出すことができ、か
くして簡易な構成で２つの入力電流Ｉ0 ＋Δｉ及びＩ0
−Δｉに基づく差電流の絶対値を取り出し得る差電流検
出回路を実現できる。さらに当該差電流検出回路２０に
おいては、入力電流Ｉ0 ＋Δｉ及びＩ0 −Δｉの差分を
取り出し、その同相成分Ｉ0 を除去する能力をもつこと
により、いきなり２つの信号を接続中点Ｐ10及びＰ11に
印加することができてより信号処理を簡単にすることが
でき、かくして広範囲な信号処理回路に応用できる。
【００４１】（３）他の実施例 なお上述の第１及び第２実施例においては、トランジス
タＱ１〜Ｑ４及びＱ１０〜１６としてＮＰＮ型のトラン
ジスタを用いた場合について述べたが、本発明はこれに
限らず、ＰＮＰ型のトランジスタを用いるようにしても
良い。また上述の第１実施例においては、接続中点Ｐ1
及びＰ2 に差電流Ｉ0 −Δｉ及びＩ0 ＋Δｉを供給する
手段として差動対からなる差動入力回路１１を用いた場
合について述べたが、本発明はこれに限らず、接続中点
Ｐ1 及びＰ2 に差電流Ｉ0 −Δｉ及びＩ0 ＋Δｉを供給
する手段としては、この他第２実施例のように互いに異
なる第１及び第２の電流源２３及び２４から差電流を接
続中点Ｐ1 及びＰ2 に供給する等種々の方法を適用でき
る。
タＱ１〜Ｑ４及びＱ１０〜１６としてＮＰＮ型のトラン
ジスタを用いた場合について述べたが、本発明はこれに
限らず、ＰＮＰ型のトランジスタを用いるようにしても
良い。また上述の第１実施例においては、接続中点Ｐ1
及びＰ2 に差電流Ｉ0 −Δｉ及びＩ0 ＋Δｉを供給する
手段として差動対からなる差動入力回路１１を用いた場
合について述べたが、本発明はこれに限らず、接続中点
Ｐ1 及びＰ2 に差電流Ｉ0 −Δｉ及びＩ0 ＋Δｉを供給
する手段としては、この他第２実施例のように互いに異
なる第１及び第２の電流源２３及び２４から差電流を接
続中点Ｐ1 及びＰ2 に供給する等種々の方法を適用でき
る。
【００４２】さらに上述の第２実施例においては、接続
中点Ｐ10及びＰ11に電流Ｉ0 −Δｉ及びＩ0 ＋Δｉを供
給する手段として第１及び第２の電流源２３及び２４を
用いた場合について述べたが、本発明はこれに限らず、
接続中点Ｐ10及びＰ11に電流Ｉ0 −Δｉ及びＩ0 ＋Δｉ
を供給する手段としては、この他第１実施例のように差
動対を用いる等種々の方法を適用できる。さらに上述の
第２実施例においては、本発明を第１及び第２の電流源
２３及び２４の差電流を検出して当該差電流を整流する
差電流検出回路２０に適用するようにした場合について
述べたが、本発明はこれに限らず、この他種々の整流回
路又は絶対値回路等として適用して好適なものである。
中点Ｐ10及びＰ11に電流Ｉ0 −Δｉ及びＩ0 ＋Δｉを供
給する手段として第１及び第２の電流源２３及び２４を
用いた場合について述べたが、本発明はこれに限らず、
接続中点Ｐ10及びＰ11に電流Ｉ0 −Δｉ及びＩ0 ＋Δｉ
を供給する手段としては、この他第１実施例のように差
動対を用いる等種々の方法を適用できる。さらに上述の
第２実施例においては、本発明を第１及び第２の電流源
２３及び２４の差電流を検出して当該差電流を整流する
差電流検出回路２０に適用するようにした場合について
述べたが、本発明はこれに限らず、この他種々の整流回
路又は絶対値回路等として適用して好適なものである。
【００４３】さらに上述の第２実施例においては、接続
中点Ｐ10及びＰ11にそれぞれ正弦波のＩ0 ＋Δｉ及びＩ
0 −Δｉなる電流を印加して当該電流Ｉ0 ＋Δｉ及びＩ
0 −Δｉの差電流差を整流して出力するようにした場合
について述べたが、本発明はこれに限らず、接続中点Ｐ
10及びＰ11に印加する電流としては正弦波でなくても良
い。さらに上述の第１実施例においては、入力電流に対
してＮ倍の電流を引き込む回路として第１及び第２の電
流ミラー回路１２及び１３を用いるようにした場合につ
いて述べたが、本発明はこれに限らず、要は、入力電流
に対しててＮ倍の電流を引き込むような回路であるのな
らば、その回路構成としてはこの他種々のものを適用で
きる。
中点Ｐ10及びＰ11にそれぞれ正弦波のＩ0 ＋Δｉ及びＩ
0 −Δｉなる電流を印加して当該電流Ｉ0 ＋Δｉ及びＩ
0 −Δｉの差電流差を整流して出力するようにした場合
について述べたが、本発明はこれに限らず、接続中点Ｐ
10及びＰ11に印加する電流としては正弦波でなくても良
い。さらに上述の第１実施例においては、入力電流に対
してＮ倍の電流を引き込む回路として第１及び第２の電
流ミラー回路１２及び１３を用いるようにした場合につ
いて述べたが、本発明はこれに限らず、要は、入力電流
に対しててＮ倍の電流を引き込むような回路であるのな
らば、その回路構成としてはこの他種々のものを適用で
きる。
【００４４】さらに上述の第２実施例においては、入力
電流に対して等しい電流を引き込む回路として第３及び
第４の電流ミラー回路２１及び２２を用いるようにした
場合について述べたが、本発明はこれに限らず、要は、
入力電流に対して等しい大きさの電流を引き込む回路で
あるのならば、その回路構成としてはこの他種々のもの
を適用できる。
電流に対して等しい電流を引き込む回路として第３及び
第４の電流ミラー回路２１及び２２を用いるようにした
場合について述べたが、本発明はこれに限らず、要は、
入力電流に対して等しい大きさの電流を引き込む回路で
あるのならば、その回路構成としてはこの他種々のもの
を適用できる。
【００４５】
【発明の効果】上述のように本発明によれば、電流利得
が１以上の電流ミラー型の第１の電流源の電流出力端に
電流利得が１以上の電流ミラー型の第２の電流源の電流
入力端を接続すると共に、当該第１の電流源の電流入力
端に当該第２の電流源の電流出力端を接続するようにし
たことにより、当該第１の電流源の電流出力端及び第２
の電流源の電流入力端の接続中点と、当該第１の電流源
の電流入力端及び第２の電流源の電流出力端の接続中点
はそれぞれ第１及び第２の電流ミラー回路の電流利得に
応じたヒステリシス特性を呈し、かくして第１及び第２
の電流源の電流利得を調整することにより、簡易な構成
で小さなヒステリシス特性を安定的に発生し得るエミツ
タ結合論理回路を実現できる。
が１以上の電流ミラー型の第１の電流源の電流出力端に
電流利得が１以上の電流ミラー型の第２の電流源の電流
入力端を接続すると共に、当該第１の電流源の電流入力
端に当該第２の電流源の電流出力端を接続するようにし
たことにより、当該第１の電流源の電流出力端及び第２
の電流源の電流入力端の接続中点と、当該第１の電流源
の電流入力端及び第２の電流源の電流出力端の接続中点
はそれぞれ第１及び第２の電流ミラー回路の電流利得に
応じたヒステリシス特性を呈し、かくして第１及び第２
の電流源の電流利得を調整することにより、簡易な構成
で小さなヒステリシス特性を安定的に発生し得るエミツ
タ結合論理回路を実現できる。
【００４６】また第３の電流源の電流出力端に第４の電
流源の入力端及び第１のトランジスタのエミツタ電極を
接続すると共に、当該第３の電流ミラー回路の電流入力
端に第４の電流ミラー回路の電流出力端及び第２のトラ
ンジスタのエミツタ電極を接続したことにより、第１及
び第２のトランジスタのコレクタ電極からは第１及び第
２の電流源の電流入力端に流入する第１及び第２の電流
の電流差に応じた差電流がそれぞれ出力され、かくして
簡易な構成で２つの電流の差電流を独立に取り出し得る
エミツタ論理回路を実現できる。
流源の入力端及び第１のトランジスタのエミツタ電極を
接続すると共に、当該第３の電流ミラー回路の電流入力
端に第４の電流ミラー回路の電流出力端及び第２のトラ
ンジスタのエミツタ電極を接続したことにより、第１及
び第２のトランジスタのコレクタ電極からは第１及び第
２の電流源の電流入力端に流入する第１及び第２の電流
の電流差に応じた差電流がそれぞれ出力され、かくして
簡易な構成で２つの電流の差電流を独立に取り出し得る
エミツタ論理回路を実現できる。
【図１】本発明によるエミツタ結合論理回路を用いたヒ
ステリシス回路の一実施例を示す回路図である。
ステリシス回路の一実施例を示す回路図である。
【図２】入力電圧の変化に伴う一方の接続中点の電位の
変化を示す特性曲線である。
変化を示す特性曲線である。
【図３】入力電圧の変化に伴う一方の接続中点の電位の
変化を示す特性曲線である。
変化を示す特性曲線である。
【図４】本発明によるエミツタ結合論理回路を用いた差
電流検出回路の一実施例を示す回路図である。
電流検出回路の一実施例を示す回路図である。
【図５】図４に示す差電流検出回路の各入力端に入力
し、又は出力端から出力する入力又は出力電流の波形を
示す波形図である。
し、又は出力端から出力する入力又は出力電流の波形を
示す波形図である。
【図６】従来のヒステリシス回路を示す回路図である。
【図７】ヒステリシス特性を示す特性曲線図である。
１、１０……ヒステリシス回路、１１……差動入力回
路、１２、１３、２１、２２……電流ミラー回路、２０
……差電流検出回路、２３、２４……電流源、Ｑ１〜Ｑ
６、Ｑ１０〜Ｑ１６……トランジスタ、ＶIN……入力電
圧、ＶREF ……比較電圧、ＶHI……ハイレベル電圧、Ｖ
LOW ……ローレベル電圧、ＶINUP……立ち上がり電圧、
ＶINDOWN……立ち下がり電圧、Ｉ0 ＋Δｉ、Ｉ0 −Δｉ
……出力電流。
路、１２、１３、２１、２２……電流ミラー回路、２０
……差電流検出回路、２３、２４……電流源、Ｑ１〜Ｑ
６、Ｑ１０〜Ｑ１６……トランジスタ、ＶIN……入力電
圧、ＶREF ……比較電圧、ＶHI……ハイレベル電圧、Ｖ
LOW ……ローレベル電圧、ＶINUP……立ち上がり電圧、
ＶINDOWN……立ち下がり電圧、Ｉ0 ＋Δｉ、Ｉ0 −Δｉ
……出力電流。
Claims (3)
- 【請求項１】上記第１及び第２の入力信号の信号レベル
の差に応じた差動電流を出力する差動増幅段と、 上記差動増幅段の第１の電流出力端に電流出力端が接続
されると共に、上記差動増幅段の第２の電流出力端に電
流入力端が接続され、上記第２の電流出力端から流入す
る電流に対して所定倍の大きさの電流を上記第１の電流
出力端から引き込む電流ミラー型の第１の電流源と、 上記第１の電流出力端に電流入力端が接続されると共
に、上記第２の電流出力端に電流出力端が接続され、上
記第１の電流出力端から流入する電流に対して所定倍の
大きさの電流を上記第２の電流出力端から引き込む電流
ミラー型の第２の電流源とを具え、上記第１の電流出力
端から出力される電流が上記第２の電流出力端から出力
される電流の上記所定倍よりも大きくなると上記第２の
電流源は動作すると共に上記第１の電流源は動作を停止
し、これに対して上記第２の電流出力端から出力される
電流が上記第１の電流出力端から出力される電流の上記
所定倍よりも大きくなると上記第２の電流源は動作を停
止すると共に上記第１の電流源は動作することを特徴と
するエミツタ結合論理回路。 - 【請求項２】所定の電流出力段の第１及び第２の電流出
力端からそれぞれ出力される第１及び第２の電流の差電
流を検出するエミツタ結合論理回路において、 上記第１の電流出力端に電流出力端が接続されると共
に、上記第２の電流出力端に電流入力端が接続され、上
記第２の電流出力端から流入する電流と等しい大きさの
電流を上記第１の電流出力端から引き込む電流ミラー型
の第１の電流源と、 上記第１の電流出力端に電流入力端が接続されると共
に、上記第２の電流出力端に電流出力端が接続され、上
記第１の電流出力端から流入する電流と等しい大きさの
電流を上記第２の電流出力端から引き込む第２の電流ミ
ラー型の電流源と、 上記第１の電流出力端にエミツタ電極が接続された第１
のトランジスタと、 上記第２の電流出力端にエミツタ電極が接続された第２
のトランジスタとを具え、上記第１の電流が上記第２の
電流よりも大きくなると上記第１の電流源は動作を停止
すると共に上記第２の電流源は上記第２のトランジスタ
から第１及び第２の電流の差電流に応じた電流を引き込
み、これに対して上記第２の電流が上記第１の電流より
も大きくなると上記第２の電流源は動作を停止する共に
上記第１の電流源は上記第１のトランジスタから上記第
１及び第２の電流の差電流に応じた電流を引き込むこと
を特徴とするエミツタ結合論理回路。 - 【請求項３】上記第１及び第２のトランジスタのコレク
タ電極を共通に接続することにより、接続された上記コ
レクタ電極でなる出力端から上記第１及び第２のトラン
ジスタの各コレクタ電極からそれぞれ出力される信号を
合成して出力することを特徴とする請求項２に記載のエ
ミツタ結合論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343514A JPH06177718A (ja) | 1992-11-30 | 1992-11-30 | エミツタ結合論理回路 |
| US08/158,308 US5446409A (en) | 1992-11-30 | 1993-11-29 | Cross coupled symmetrical current source unit |
| KR1019930025757A KR940013204A (ko) | 1992-11-30 | 1993-11-30 | 전류원 회로 및 에미터 결합 논리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343514A JPH06177718A (ja) | 1992-11-30 | 1992-11-30 | エミツタ結合論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177718A true JPH06177718A (ja) | 1994-06-24 |
Family
ID=18362107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343514A Pending JPH06177718A (ja) | 1992-11-30 | 1992-11-30 | エミツタ結合論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897704A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | レシーバ装置 |
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
| US6480069B2 (en) | 2000-09-14 | 2002-11-12 | Fujitsu Limited | Active load circuit, and operational amplifier and comparator having the same |
| US8319756B2 (en) | 2002-11-15 | 2012-11-27 | Entropic Communications, Inc. | Adaptive hysteresis for reduced swing signalling circuits |
-
1992
- 1992-11-30 JP JP4343514A patent/JPH06177718A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897704A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | レシーバ装置 |
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
| US6480069B2 (en) | 2000-09-14 | 2002-11-12 | Fujitsu Limited | Active load circuit, and operational amplifier and comparator having the same |
| US8319756B2 (en) | 2002-11-15 | 2012-11-27 | Entropic Communications, Inc. | Adaptive hysteresis for reduced swing signalling circuits |
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