JPH053929B2 - - Google Patents
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- JPH053929B2 JPH053929B2 JP59242801A JP24280184A JPH053929B2 JP H053929 B2 JPH053929 B2 JP H053929B2 JP 59242801 A JP59242801 A JP 59242801A JP 24280184 A JP24280184 A JP 24280184A JP H053929 B2 JPH053929 B2 JP H053929B2
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- 239000000872 buffer Substances 0.000 claims description 39
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、低電位および高電位のクリツプレベ
ルが一定の比で設定できるクリツプ回路に関す
る。
ルが一定の比で設定できるクリツプ回路に関す
る。
従来の技術
従来、信号を低電位クリツプおよび高電位クリ
ツプする回路として、第５図の回路が用いられて
いる。第５図において、INは入力端子、OUTは
出力端子、BIは電圧電源端子、Q1とQ2は低電圧
クリツプ用のトランジスタ対、Q3とQ4は高電圧
クリツプ用のトランジスタ対、I1とI2は電流源、
V1は低電圧クリツプの基準電圧源である。この
従来例のクリツプ回路の動作をのべるにあたり、
以下のように信号を定義する。
ツプする回路として、第５図の回路が用いられて
いる。第５図において、INは入力端子、OUTは
出力端子、BIは電圧電源端子、Q1とQ2は低電圧
クリツプ用のトランジスタ対、Q3とQ4は高電圧
クリツプ用のトランジスタ対、I1とI2は電流源、
V1は低電圧クリツプの基準電圧源である。この
従来例のクリツプ回路の動作をのべるにあたり、
以下のように信号を定義する。
VI：入力信号電圧（トランジスタQ1のベース
に印加） VL：低電位クリツプレベル（トランジスタQ2
のベースに印加） VD：トランジスタの能動状態のベース・エミ
ツター間電圧（一定と近似する。） VH：高電位クリツプレベル（トランジスタQ4
のベースに（VH−VD）で印加） VO：出力信号電圧（出力端子の電圧） 次に、従来例の動作について、第６図の従来例
の入出力特性を用いながら説明する。
に印加） VL：低電位クリツプレベル（トランジスタQ2
のベースに印加） VD：トランジスタの能動状態のベース・エミ
ツター間電圧（一定と近似する。） VH：高電位クリツプレベル（トランジスタQ4
のベースに（VH−VD）で印加） VO：出力信号電圧（出力端子の電圧） 次に、従来例の動作について、第６図の従来例
の入出力特性を用いながら説明する。
クリツプ動作をしない時は、トランジスタQ2
とトランジスタQ4はオフ状態である。この時、
入力端子INに印加される入力信号電圧V〓が、
NPN型のトランジスタQ1と電流源I1とで構成さ
れるエミツタホロワ回路と、そのエミツタ出力に
接続されるPNP型のトランジスタと電流源I2とで
構成されるエミツタホロワ回路とによつて出力端
子OUTに伝達される。すなわち、入力信号電圧
V〓と等しい出力信号電圧VOが出力端子OUTに出
力される。この動作は、第６図の特性曲線VCの
傾斜部の動作に相当する。
とトランジスタQ4はオフ状態である。この時、
入力端子INに印加される入力信号電圧V〓が、
NPN型のトランジスタQ1と電流源I1とで構成さ
れるエミツタホロワ回路と、そのエミツタ出力に
接続されるPNP型のトランジスタと電流源I2とで
構成されるエミツタホロワ回路とによつて出力端
子OUTに伝達される。すなわち、入力信号電圧
V〓と等しい出力信号電圧VOが出力端子OUTに出
力される。この動作は、第６図の特性曲線VCの
傾斜部の動作に相当する。
次に、低電位クリツプレベルVLについて説明
する。入力信号電圧VIが第１の基準電圧源V1の
電位より下がると、トランジスタQ2がオン状態
となり、トランジスタQ1がオフ状態となつて、
トランジスタQ2のエミツタ電位が後段のトラン
ジスタQ3のベースに伝えられる。そして、出力
端子OUTに第１の基準電位V1で制限された出力
電圧が出力され、この電圧が第６図に示す低電位
クリツプレベルVLに相当する。
する。入力信号電圧VIが第１の基準電圧源V1の
電位より下がると、トランジスタQ2がオン状態
となり、トランジスタQ1がオフ状態となつて、
トランジスタQ2のエミツタ電位が後段のトラン
ジスタQ3のベースに伝えられる。そして、出力
端子OUTに第１の基準電位V1で制限された出力
電圧が出力され、この電圧が第６図に示す低電位
クリツプレベルVLに相当する。
次に、高電位クリツプレベルVHについて説明
する。入力信号電圧VIが第１の基準電圧源V1よ
り高い時は、トンランジスタQ2がオフ状態であ
り、トランジスタQ1のエミツタ電位が第２の基
準電圧源V2より低い電位の時は、トランジスタ
Q4がオフ状態である。この２つ状態が成立する
時は、入力信号電圧VIの上昇に応じてトランジ
スタQ3のエミツタ電位が上昇するが、トランジ
スタQ1のエミツタ電位が第２の基準電位V2より
高くなると、トランジスタQ4がオン状態、トラ
ンジスタQ3がオフ状態となり、出力端子OUTの
高電位側の波形はトランジスタQ4のエミツタ電
位となる。すなわち、高電位クリツプレベルVH
は VH＝V2＋VD で定められ、出力信号電圧VOはVHで制限されて
出力される。
する。入力信号電圧VIが第１の基準電圧源V1よ
り高い時は、トンランジスタQ2がオフ状態であ
り、トランジスタQ1のエミツタ電位が第２の基
準電圧源V2より低い電位の時は、トランジスタ
Q4がオフ状態である。この２つ状態が成立する
時は、入力信号電圧VIの上昇に応じてトランジ
スタQ3のエミツタ電位が上昇するが、トランジ
スタQ1のエミツタ電位が第２の基準電位V2より
高くなると、トランジスタQ4がオン状態、トラ
ンジスタQ3がオフ状態となり、出力端子OUTの
高電位側の波形はトランジスタQ4のエミツタ電
位となる。すなわち、高電位クリツプレベルVH
は VH＝V2＋VD で定められ、出力信号電圧VOはVHで制限されて
出力される。
以上説明したように、出力端子OUTに出力さ
れる出力信号電圧VOは、低電位クリツプレベル
VL＝V1と、高電位クリツプレベルVHとで制限さ
れ、VL＜VO＜VHの範囲では、入力信号電圧VIが
そのままで出力される。
れる出力信号電圧VOは、低電位クリツプレベル
VL＝V1と、高電位クリツプレベルVHとで制限さ
れ、VL＜VO＜VHの範囲では、入力信号電圧VIが
そのままで出力される。
発明が解決しようとする問題点
しかしながら、以上の従来例では、低電位クリ
ツプレベルVLおよび高電位クリツプレベルVHを
設定するために、２つの基準電圧源V1，V2が必
要とされ、しかも、高電位クリツプレベルVHを
設定するには、VHが第２の基準電圧源V2の電位
からVDだけシフトした電位になることを配慮し
ながら、第２の基準電圧源V2の電位を設定しな
ければならない不都合がある。また、クリツプレ
ベルが２つの基準電圧源V1，V2で個々に設定さ
れるため、低電位用と高電位用のクリツプレベル
を相対的な精度を保ちながら設定することが困難
であつた。
ツプレベルVLおよび高電位クリツプレベルVHを
設定するために、２つの基準電圧源V1，V2が必
要とされ、しかも、高電位クリツプレベルVHを
設定するには、VHが第２の基準電圧源V2の電位
からVDだけシフトした電位になることを配慮し
ながら、第２の基準電圧源V2の電位を設定しな
ければならない不都合がある。また、クリツプレ
ベルが２つの基準電圧源V1，V2で個々に設定さ
れるため、低電位用と高電位用のクリツプレベル
を相対的な精度を保ちながら設定することが困難
であつた。
本発明は、以上のような問題点を排除すべくな
されたもので、入力信号電圧のレベルに合わせた
クリツプレベルの調整が可能であつて、低電位用
と高電位用のクリツプレベルが相対精度を持つて
設定できるクリツプ回路を提供することを目的と
する。
されたもので、入力信号電圧のレベルに合わせた
クリツプレベルの調整が可能であつて、低電位用
と高電位用のクリツプレベルが相対精度を持つて
設定できるクリツプ回路を提供することを目的と
する。
問題点を解決するための手段
本発明のクリツプ回路は、要約するに、相補型
のエミツタホロワ用トランジスタQ2，Q3及び
Q10，Q4を縦続接続し、前記エミツタホロワ用ト
ランジスタQ2，Q3及びQ10，Q4のうちNPN型の
トランジスタQ2，Q10のベースを入力端とする第
１、第２のバツフア回路１，２と、前記第１のバ
ツフア回路１の入力端に一端が接続された第１の
抵抗R1と、一端が前記第２のバツフア回路２の
入力端に接続され、且つ他端が基準電位点と前記
第１の抵抗R1の他端に接続された第２の抵抗R2
と、前記第１、第２の抵抗R1，R2の一端に定電
流を与えて前記第１のバツフア回路１の入力電位
を前記第２のバツフア回路２の入力電位に比べて
高く設定する手段Q7，Q9と、ベースに入力信号
電圧が与えられエミツタが前記第２のバツフア回
路２内の前記NPN型のトランジスタQ2のエミツ
タと共通接続されたNPN型の入力用トランジス
タQ1と、前記第１、第２のバツフア回路１，２
の出力端と共通接続された出力端子OUTとを備
えた構成である。
のエミツタホロワ用トランジスタQ2，Q3及び
Q10，Q4を縦続接続し、前記エミツタホロワ用ト
ランジスタQ2，Q3及びQ10，Q4のうちNPN型の
トランジスタQ2，Q10のベースを入力端とする第
１、第２のバツフア回路１，２と、前記第１のバ
ツフア回路１の入力端に一端が接続された第１の
抵抗R1と、一端が前記第２のバツフア回路２の
入力端に接続され、且つ他端が基準電位点と前記
第１の抵抗R1の他端に接続された第２の抵抗R2
と、前記第１、第２の抵抗R1，R2の一端に定電
流を与えて前記第１のバツフア回路１の入力電位
を前記第２のバツフア回路２の入力電位に比べて
高く設定する手段Q7，Q9と、ベースに入力信号
電圧が与えられエミツタが前記第２のバツフア回
路２内の前記NPN型のトランジスタQ2のエミツ
タと共通接続されたNPN型の入力用トランジス
タQ1と、前記第１、第２のバツフア回路１，２
の出力端と共通接続された出力端子OUTとを備
えた構成である。
作 用
以上の構成により、第１、第２の抵抗R1，R2
の一端に発生する電位は、第１、第２のバツフア
回路１，２を介して出力端子OUTに伝えられ、
第１のバツフア回路１が高電位のクリツプレベル
を決定し、第２のバツフア回路が低電位クリツプ
レベルを決定する。クリツプ動作をしない出力信
号電圧VOの電圧範囲では、入力用トランジスタ
Q1のベース・エミツタ間の電圧降下分を相補関
係にあるPNP型のエミツタホロワ用トランジス
タQ3が相殺し、入力信号電圧VIがそのままのレ
ベルで出力端子OUTに出力される。その結果、
入力信号電圧VIのレベルに合わせて、交流出力
振幅の基準電位の設定ができ、第１、第２の抵抗
R1，R2の電圧降下で相対的なクリツプレベルの
設定ができる。
の一端に発生する電位は、第１、第２のバツフア
回路１，２を介して出力端子OUTに伝えられ、
第１のバツフア回路１が高電位のクリツプレベル
を決定し、第２のバツフア回路が低電位クリツプ
レベルを決定する。クリツプ動作をしない出力信
号電圧VOの電圧範囲では、入力用トランジスタ
Q1のベース・エミツタ間の電圧降下分を相補関
係にあるPNP型のエミツタホロワ用トランジス
タQ3が相殺し、入力信号電圧VIがそのままのレ
ベルで出力端子OUTに出力される。その結果、
入力信号電圧VIのレベルに合わせて、交流出力
振幅の基準電位の設定ができ、第１、第２の抵抗
R1，R2の電圧降下で相対的なクリツプレベルの
設定ができる。
実施例
以下に、図面を参照しながら本発明のクリツプ
回路について説明する。
回路について説明する。
第１図は、本発明の一実施例にかかるクリツプ
回路の構成図である。第１図において、INは入
力信号電圧VIが入力される入力端子、OUTは出
力信号電圧VOが出力される出力端子、BIは電源
電圧が印加される電源電圧端子、Q1は入力用の
NPN型のトランジスタ、Q2，Q10はNPN型のエ
ミツタホロワ用トランジスタ、Q3，Q4はPNP型
のエミツタホロワ用トランジスタで、相補型のエ
ミツタホロワ用トランジスタQ10およびQ4を縦続
接続して第１のバツフア回路１を構成し、相補型
のエミツタホロワ用トランジスタQ2およびQ3を
縦続接続して第２のバツフア回路２を構成する。
I1，I2，I4は電流源、R1，R2はクリツプレベルの
基準電圧を発生するための抵抗、Q5〜Q7はカレ
ントミラー回路を構成するトランジスタ、Q8，
Q9はトランジスタQ6のコレクタ電流をミラー反
転し、トランジスタQ9のコレクタからミラー反
転した電流を抵抗R2の一端に与えるカレントミ
ラー回路である。V3は抵抗R1，R2の他端に基準
電位VAを与える基準電圧源、I3は設定電流が調
整可能な可変電流源である。
回路の構成図である。第１図において、INは入
力信号電圧VIが入力される入力端子、OUTは出
力信号電圧VOが出力される出力端子、BIは電源
電圧が印加される電源電圧端子、Q1は入力用の
NPN型のトランジスタ、Q2，Q10はNPN型のエ
ミツタホロワ用トランジスタ、Q3，Q4はPNP型
のエミツタホロワ用トランジスタで、相補型のエ
ミツタホロワ用トランジスタQ10およびQ4を縦続
接続して第１のバツフア回路１を構成し、相補型
のエミツタホロワ用トランジスタQ2およびQ3を
縦続接続して第２のバツフア回路２を構成する。
I1，I2，I4は電流源、R1，R2はクリツプレベルの
基準電圧を発生するための抵抗、Q5〜Q7はカレ
ントミラー回路を構成するトランジスタ、Q8，
Q9はトランジスタQ6のコレクタ電流をミラー反
転し、トランジスタQ9のコレクタからミラー反
転した電流を抵抗R2の一端に与えるカレントミ
ラー回路である。V3は抵抗R1，R2の他端に基準
電位VAを与える基準電圧源、I3は設定電流が調
整可能な可変電流源である。
本発明のクリツプ回路は、抵抗R1，R2の他端
は基準電圧源V3から基準電位VAが与えられ、可
変電流源I3の設定電流Ｉはカレントミラー回路Q5
〜Q7でミラー反転されて抵抗R1の一端に与えら
れ、トランジスタQ6のコレクタ電流をトランジ
スタQ8，Q9でさらにミラー反転して抵抗R2の一
端に与えられる。抵抗R1，R2の端子間で発生さ
れた高電位クリツプ用および低電位クリツプ用の
基準電圧はそれぞれ第１、第２のバツフア回路の
入力端に印加される。第１、第２のバツフア回路
１，２の出力端の共通接続点は出力端子OUTが
接続され、NPN型の入力用トランジスタQ1のエ
ミツタは第２のバツフア回路２のNPN型のトラ
ンジスタQ2のエミツタと共通接続され、入力用
トランジスタＱ１のベースから入力信号電圧VI
が与えられる。本発明のクリツプ回路は以上のよ
うな構成になつている。
は基準電圧源V3から基準電位VAが与えられ、可
変電流源I3の設定電流Ｉはカレントミラー回路Q5
〜Q7でミラー反転されて抵抗R1の一端に与えら
れ、トランジスタQ6のコレクタ電流をトランジ
スタQ8，Q9でさらにミラー反転して抵抗R2の一
端に与えられる。抵抗R1，R2の端子間で発生さ
れた高電位クリツプ用および低電位クリツプ用の
基準電圧はそれぞれ第１、第２のバツフア回路の
入力端に印加される。第１、第２のバツフア回路
１，２の出力端の共通接続点は出力端子OUTが
接続され、NPN型の入力用トランジスタQ1のエ
ミツタは第２のバツフア回路２のNPN型のトラ
ンジスタQ2のエミツタと共通接続され、入力用
トランジスタＱ１のベースから入力信号電圧VI
が与えられる。本発明のクリツプ回路は以上のよ
うな構成になつている。
次に、第１図の実施例の入出特性図を示す第２
図を用いて回路の動作を説明する。
図を用いて回路の動作を説明する。
まず、低電位クリツプレベルVLについて述べ
る。入力信号電圧VIが低い時は、トランジスタ
Q4はオフ状態であり、かつ、入力信号電圧VIが
トランジスタQ2のベース電位より低い時、トラ
ンジスタQ1がオフ状態、トランジスタQ2がオン
状態となる。そして、第２のバツフア回路２内の
NPN型のトランジスタQ2とPNP型のトランジス
タQ3のベース・エミツタ間の電圧降下が相殺さ
れ、トランジスタQ2のベース電位と等しい電位
が出力端子OUTに出力される。この電位が、低
電位クリツプレベルVLであつて、VLは VL＝VA−IR2 で定められる。
る。入力信号電圧VIが低い時は、トランジスタ
Q4はオフ状態であり、かつ、入力信号電圧VIが
トランジスタQ2のベース電位より低い時、トラ
ンジスタQ1がオフ状態、トランジスタQ2がオン
状態となる。そして、第２のバツフア回路２内の
NPN型のトランジスタQ2とPNP型のトランジス
タQ3のベース・エミツタ間の電圧降下が相殺さ
れ、トランジスタQ2のベース電位と等しい電位
が出力端子OUTに出力される。この電位が、低
電位クリツプレベルVLであつて、VLは VL＝VA−IR2 で定められる。
次に、入力信号電圧VIがVL＜VI＜VHの範囲の
時の動作について述べる。入力信号電圧VIがト
ランジスタQ2のベース電位より高くなると、ト
ランジスタQ1がオン状態、トランジスタQ2がオ
フ状態となる。そして、NPN型の入力用トラン
ジスタQ1とPNP型のトランジスタQ3のベース・
エミツタ間の電圧降下が相殺され、入力信号電圧
VIがそのままで出力端子OUTに出力される。こ
の状態は、第２図の特性カーブVCの傾斜部の動
作に相当する。
時の動作について述べる。入力信号電圧VIがト
ランジスタQ2のベース電位より高くなると、ト
ランジスタQ1がオン状態、トランジスタQ2がオ
フ状態となる。そして、NPN型の入力用トラン
ジスタQ1とPNP型のトランジスタQ3のベース・
エミツタ間の電圧降下が相殺され、入力信号電圧
VIがそのままで出力端子OUTに出力される。こ
の状態は、第２図の特性カーブVCの傾斜部の動
作に相当する。
次に、高電位クリツプレベルVHについて述べ
る。入力信号電圧VIが高くなると、トランジス
タQ1がオン状態、Q2がオフ状態となり、PNP型
のトランジスタQ3のベースにVI−VDの電位が与
えられる。PNP型のトランジスタQ4のベースに
は、トランジスタQ10のエミツタから（VA＋IRI
−VD）の電位が与えられ、さらに入力信号電圧
VIが高くなつてトランジスタQ3のベース電位が
トランジスタQ4のベース電位より高くなると、
トランジスタQ3がオフ状態、トランジスタQ4が
オン状態となり、出力端子OUTにはトランジス
タQ10のベース電位と等しい電位が出力される。
この電位が、高電位クリツプレベルVHであつて、
VHは VH＝VA＋IR1 で定められる。
る。入力信号電圧VIが高くなると、トランジス
タQ1がオン状態、Q2がオフ状態となり、PNP型
のトランジスタQ3のベースにVI−VDの電位が与
えられる。PNP型のトランジスタQ4のベースに
は、トランジスタQ10のエミツタから（VA＋IRI
−VD）の電位が与えられ、さらに入力信号電圧
VIが高くなつてトランジスタQ3のベース電位が
トランジスタQ4のベース電位より高くなると、
トランジスタQ3がオフ状態、トランジスタQ4が
オン状態となり、出力端子OUTにはトランジス
タQ10のベース電位と等しい電位が出力される。
この電位が、高電位クリツプレベルVHであつて、
VHは VH＝VA＋IR1 で定められる。
以上説明したように、入力信号電圧VIは従来
例と同様にVLとVHのクリツプレベルでクリツプ
されるが、本発明の回路では、クリツプレベルが
抵抗R1，R2の電圧降下で決定される。したがつ
て、トランジスタQ5〜Q7から成るカレントミラ
ー回路およびトランジスタQ8，Q9から成るカレ
ントミラー回路のミラー比を１とすると、 （VH−VA）：（VA−VL）＝R1：R2の比で決定さ
れ、基準電位VAに対するクリツプレベルの比が
R1／R2の比で任意に設定できる。
例と同様にVLとVHのクリツプレベルでクリツプ
されるが、本発明の回路では、クリツプレベルが
抵抗R1，R2の電圧降下で決定される。したがつ
て、トランジスタQ5〜Q7から成るカレントミラ
ー回路およびトランジスタQ8，Q9から成るカレ
ントミラー回路のミラー比を１とすると、 （VH−VA）：（VA−VL）＝R1：R2の比で決定さ
れ、基準電位VAに対するクリツプレベルの比が
R1／R2の比で任意に設定できる。
また、可変電流源I3の電流Ｉの値を可変する
と、第２図に示すよう高電位用および低電位用の
クリツプレベルVH，VLは電流Ｉに応じて変化す
るので、入力信号電圧VIの交流振幅に応じて可
変電流源I3の設定電流IOを任意に可変して、VH，
VLのクリツプレベルを同時に調整することが可
能である。
と、第２図に示すよう高電位用および低電位用の
クリツプレベルVH，VLは電流Ｉに応じて変化す
るので、入力信号電圧VIの交流振幅に応じて可
変電流源I3の設定電流IOを任意に可変して、VH，
VLのクリツプレベルを同時に調整することが可
能である。
次に他の実施例について、第３図を用いながら
説明する。
説明する。
第３図のＡ，Ｂ，Ｃの各回路ブロツクには、動
作原理は同一であるが、クリツプレベルの設定手
段がそれぞれ異なる回路を示している。
作原理は同一であるが、クリツプレベルの設定手
段がそれぞれ異なる回路を示している。
まず、回路ブロツクＡの実施例は、前述の第１
の実施例と逆に入力用トランジスタQ3にPNP型
を用いた事例を示している。この実施例では、第
１のバツフア回路Q10，Q2の入力端は抵抗R2の一
端に接続され、低電位クリツプレベルVL1を設定
する。そして、第２のバツフア回路Q4，Q1の入
力端は抵抗R1の一端に接続され、高電位クリツ
プレベルVH1を設定する。ここで、注意すべきこ
とは、入力用トランジスタをNPN型とした第１
の実施例と異なり、入力用トランジスタQ3を
PNP型にすると、第１、第２のバツフア回路の
入力側のトランジスタをPNP型にしなければな
らず、第１のバツフア回路の入力端（トランジス
タQ10のベース）は第２のバツフア回路の入力端
に対して低い電位に設定しなければクリツプ回路
として機能しない。動作波形は第４図のＡに示す
ように、第１の高電位クリツプレベルVH1と第１
の低電位クリツプレベルVL1とで波形がクリツプ
される出力信号電圧VO1を第１の出力端子OUT１
に出力する。
の実施例と逆に入力用トランジスタQ3にPNP型
を用いた事例を示している。この実施例では、第
１のバツフア回路Q10，Q2の入力端は抵抗R2の一
端に接続され、低電位クリツプレベルVL1を設定
する。そして、第２のバツフア回路Q4，Q1の入
力端は抵抗R1の一端に接続され、高電位クリツ
プレベルVH1を設定する。ここで、注意すべきこ
とは、入力用トランジスタをNPN型とした第１
の実施例と異なり、入力用トランジスタQ3を
PNP型にすると、第１、第２のバツフア回路の
入力側のトランジスタをPNP型にしなければな
らず、第１のバツフア回路の入力端（トランジス
タQ10のベース）は第２のバツフア回路の入力端
に対して低い電位に設定しなければクリツプ回路
として機能しない。動作波形は第４図のＡに示す
ように、第１の高電位クリツプレベルVH1と第１
の低電位クリツプレベルVL1とで波形がクリツプ
される出力信号電圧VO1を第１の出力端子OUT１
に出力する。
次に、回路ブロツクＢについて説明する。回路
ブロツクＢは、基本的には第１の実施例と同一で
あるが、第１の抵抗R3と第２の抵抗（R3＋R4）
に対して負のバイアス電流がトランジスタQ15の
みで与えられる点が異なり、第４図のＢに示され
るように、基準電位VAより低い電位側に、第２
の高電位クリツプレベルVH2と第２の低電位クリ
ツプレベルVL2とが設定される。この回路は、第
１の実施例と同様に、第１のバツフア回路Q16，
Q14の入力端（NPNトランジスタQ16のベース）
は第２のバツフア回路Q12，Q13の入力端（NPN
型のトランジスタQ12のベース）より高い電位と
なる第１の抵抗R3の一端に接続する。
ブロツクＢは、基本的には第１の実施例と同一で
あるが、第１の抵抗R3と第２の抵抗（R3＋R4）
に対して負のバイアス電流がトランジスタQ15の
みで与えられる点が異なり、第４図のＢに示され
るように、基準電位VAより低い電位側に、第２
の高電位クリツプレベルVH2と第２の低電位クリ
ツプレベルVL2とが設定される。この回路は、第
１の実施例と同様に、第１のバツフア回路Q16，
Q14の入力端（NPNトランジスタQ16のベース）
は第２のバツフア回路Q12，Q13の入力端（NPN
型のトランジスタQ12のベース）より高い電位と
なる第１の抵抗R3の一端に接続する。
次に、回路ブロツクＣについて説明する。回路
ブロツクＣは、回路ブロツクＢとは逆に、第１の
抵抗（R5＋R6）と第２の抵抗R6対して正のバイ
アス電流がトランジスタQ21のみで与えられる点
が異なり、第４図のＣに示されるように、基準電
位VAより高い電位側に、第３の高電位クリツプ
レベルVH3と低電位クリツプレベルVL3とが設定
される。この回路は、第１の実施例と同様に第１
のバツフア回路Q22，Q20の入力端（NPN型のト
ランジスタQ22のベース）は第２のバツフア回路
Q18，Q19入力端（NPN型のトランジスタQ18のベ
ース）より高い電位となる第１の抵抗R5の一端
に接続する。
ブロツクＣは、回路ブロツクＢとは逆に、第１の
抵抗（R5＋R6）と第２の抵抗R6対して正のバイ
アス電流がトランジスタQ21のみで与えられる点
が異なり、第４図のＣに示されるように、基準電
位VAより高い電位側に、第３の高電位クリツプ
レベルVH3と低電位クリツプレベルVL3とが設定
される。この回路は、第１の実施例と同様に第１
のバツフア回路Q22，Q20の入力端（NPN型のト
ランジスタQ22のベース）は第２のバツフア回路
Q18，Q19入力端（NPN型のトランジスタQ18のベ
ース）より高い電位となる第１の抵抗R5の一端
に接続する。
第３図に示す実施例は、複数の入力端子IN1〜
IN3に印加され入力信号電圧に対して、個々に異
なるクリツプレベルを設定でき、しかも、レベル
設定する定電流源が全て連動して動作するため、
複数の入力信号電圧に対して相対関係を持つたレ
ベル設定が可能となり、１つの可変電流源I3の設
定電流I0によつて同時に可変することができる。
IN3に印加され入力信号電圧に対して、個々に異
なるクリツプレベルを設定でき、しかも、レベル
設定する定電流源が全て連動して動作するため、
複数の入力信号電圧に対して相対関係を持つたレ
ベル設定が可能となり、１つの可変電流源I3の設
定電流I0によつて同時に可変することができる。
発明の効果
以上に説明したように、交流出力振幅のクリツ
プレベルが第１、第２の抵抗の電圧降下で定めら
れ、上下のクリツプレベルに相対比を持たせたレ
ベル設定ができると伴に、入力信号電圧の直流レ
ベル並びに交流レベルがそのままの信号レベルで
出力端子に出力されるから、入力信号電圧に合せ
たクリツプレベルの設定が容易にできる。
プレベルが第１、第２の抵抗の電圧降下で定めら
れ、上下のクリツプレベルに相対比を持たせたレ
ベル設定ができると伴に、入力信号電圧の直流レ
ベル並びに交流レベルがそのままの信号レベルで
出力端子に出力されるから、入力信号電圧に合せ
たクリツプレベルの設定が容易にできる。
第１図は本発明のクリツプ回路に係かる一実施
例の回路構成図、第２図は本発明のクリツプ回路
の入出力特性図、第３図は本発明の他の実施例の
回路構成図、第４図は第３図の実施例の入力特性
図、第５図は従来例の回路構成図、第６図は従来
例の入出力特性図である。 Q1〜Q20……トランジスタ、１……第１のバツ
フア回路、２……第２のバツフア回路、R1〜R6
……抵抗、I1，I2，I4〜I10……電流源、I3……可
変電流源。
例の回路構成図、第２図は本発明のクリツプ回路
の入出力特性図、第３図は本発明の他の実施例の
回路構成図、第４図は第３図の実施例の入力特性
図、第５図は従来例の回路構成図、第６図は従来
例の入出力特性図である。 Q1〜Q20……トランジスタ、１……第１のバツ
フア回路、２……第２のバツフア回路、R1〜R6
……抵抗、I1，I2，I4〜I10……電流源、I3……可
変電流源。
Claims (1)
- 【特許請求の範囲】 １ 相補型のエミツタホロワ用トランジスタを縦
続接続し、前記エミツタホロワ用トランジスタの
うちNPN型のトランジスタのベースを入力端と
する第１、第２のバツフア回路と、 前記第１のバツフア回路の入力端に一端が接続
された第１の抵抗と、 一端が前記第２のバツフア回路の入力端に接続
され、他端が基準電位点と前記第１の抵抗の他端
に接続された第２の抵抗と、 前記第１、第２の抵抗の一端に定電流を与えて
前記第１のバツフア回路の入力電位を前記第２の
バツフア回路の入力電位に比べて高く設定する手
段と、 ベースに入力信号電圧が与えられ、エミツタが
前記第２のバツフア回路内の前記NPN型のトラ
ンジスタのエミツタと共通接続されたNPN型の
入力用トランジスタと、 前記第１、第２のバツフア回路の出力端と共通
接続された出力端子とを備えたクリツプ回路。 ２ 相補型のエミツタホロワ用トランジスタを縦
続接続し、前記エミツタホロワ用トランジスタの
うちPNP型のトランジスタのベース入力端とす
る第１、第２のバツフア回路と、 前記第１のバツフア回路の入力端に一端が接続
された第１の抵抗と、 一端が前記第２のバツフア回路の入力端に接続
され、他端が基準電位点と前記第１の抵抗の他端
に接続された第２の抵抗と、 前記第１、第２の抵抗の一端に定電流を与えて
前記第１のバツフア回路の入力電位を前記第２の
バツフア回路の入力電位に比べて低く設定する手
段と、 ベースに入力信号電圧が与えられ、エミツタが
前記第２のバツフア回路内の前記PNP型のトラ
ンジスタのエミツタと共通接続されたPNP型の
入力用トランジスタと、 前記第１、第２のバツフア回路の出力端と共通
接続された出力端子とを備えたクリツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280184A JPS61121508A (ja) | 1984-11-16 | 1984-11-16 | クリツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280184A JPS61121508A (ja) | 1984-11-16 | 1984-11-16 | クリツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121508A JPS61121508A (ja) | 1986-06-09 |
| JPH053929B2 true JPH053929B2 (ja) | 1993-01-18 |
Family
ID=17094485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24280184A Granted JPS61121508A (ja) | 1984-11-16 | 1984-11-16 | クリツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121508A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152704A (ja) * | 1986-12-17 | 1988-06-25 | Matsushita Electric Ind Co Ltd | 流体発振素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879317A (ja) * | 1981-11-05 | 1983-05-13 | Sony Corp | リミツタ回路 |
-
1984
- 1984-11-16 JP JP24280184A patent/JPS61121508A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879317A (ja) * | 1981-11-05 | 1983-05-13 | Sony Corp | リミツタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61121508A (ja) | 1986-06-09 |
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