JPH05268035A - 電流切換回路 - Google Patents
電流切換回路Info
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- JPH05268035A JPH05268035A JP4017398A JP1739892A JPH05268035A JP H05268035 A JPH05268035 A JP H05268035A JP 4017398 A JP4017398 A JP 4017398A JP 1739892 A JP1739892 A JP 1739892A JP H05268035 A JPH05268035 A JP H05268035A
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- JP
- Japan
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- transistor
- base
- current
- power supply
- resistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
- H03K17/6292—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04113—Modifications for accelerating switching without feedback from the output circuit to the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
- Digital Magnetic Recording (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】定電流を第１及び第２の出力端子に切換えて出
力する回路で、その出力飽和電圧を下げ、ダイナミック
レンジを広げる。その際にバラツキを増やさない。 【構成】カレントミラーの二次側に２つのトランジスタ
を設け、それらのベースにスイッチング回路を挿入する
とともに、エミッタは共通接続し、共通の抵抗を介し上
記カレントミラーの共通端子に接続する。
力する回路で、その出力飽和電圧を下げ、ダイナミック
レンジを広げる。その際にバラツキを増やさない。 【構成】カレントミラーの二次側に２つのトランジスタ
を設け、それらのベースにスイッチング回路を挿入する
とともに、エミッタは共通接続し、共通の抵抗を介し上
記カレントミラーの共通端子に接続する。
Description
【０００１】
【産業上の利用分野】本発明は電流切換回路に関し、特
に、出力電圧範囲の広く、かつ出力電流値がひとしい電
流切換回路に関する。
に、出力電圧範囲の広く、かつ出力電流値がひとしい電
流切換回路に関する。
【０００２】
【従来の技術】従来の電流切換回路としては定電流を第
１又は第２の端子に切りかえて出力する図３に示される
ものが知られている。
１又は第２の端子に切りかえて出力する図３に示される
ものが知られている。
【０００３】ここで、カレントミラー回路を構成するト
ランジスタＱ1 ，Ｑ4 ，Ｑ9 及び抵抗Ｒ1 ，Ｒ2 によ
り、定電流源Ｉが流す電流に比例した電流をトランジス
タＱ9のコレクタ電流として得ている。
ランジスタＱ1 ，Ｑ4 ，Ｑ9 及び抵抗Ｒ1 ，Ｒ2 によ
り、定電流源Ｉが流す電流に比例した電流をトランジス
タＱ9のコレクタ電流として得ている。
【０００４】制御信号ＱA 及びその逆相信号ＱB によっ
て差動的に動作するトランジスタＱ′2 ，Ｑ′3 により
上記トランジスタＱ9 のコレクタ電流を切換えて出力端
子ＯA 又はＯB に切換出力を得ている。
て差動的に動作するトランジスタＱ′2 ，Ｑ′3 により
上記トランジスタＱ9 のコレクタ電流を切換えて出力端
子ＯA 又はＯB に切換出力を得ている。
【０００５】
【発明が解決しようとする課題】この従来の電流切換回
路では、出力端子ＯA 及びＯB が定電流として動作する
ためには、その出力電圧は最低でもトランジスタ
Ｑ′2 ，Ｑ′3 及びＱ9 の動作が非飽和領域に入ってい
る必要がある。このためＱA 及びＱB の電圧を最適に選
んだとしても、接地点より１Ｖ程度の電圧が必要であ
る。つまり電源ＶCCより約１Ｖ引いた電圧がダイナミッ
クレンジとなり、ＶCCが低い場合は特にダイナミックレ
ンジが小さくなってしまうという欠点がある。
路では、出力端子ＯA 及びＯB が定電流として動作する
ためには、その出力電圧は最低でもトランジスタ
Ｑ′2 ，Ｑ′3 及びＱ9 の動作が非飽和領域に入ってい
る必要がある。このためＱA 及びＱB の電圧を最適に選
んだとしても、接地点より１Ｖ程度の電圧が必要であ
る。つまり電源ＶCCより約１Ｖ引いた電圧がダイナミッ
クレンジとなり、ＶCCが低い場合は特にダイナミックレ
ンジが小さくなってしまうという欠点がある。
【０００６】
【課題を解決するための手段】本発明の電流切換回路
は、トランジスタの縦積みをやめ、カレントミラー回路
の二次側に２つのトランジスタを設け、そのベースにス
イッチング回路を挿入して交互に２つのトランジスタを
オンオフさせる。その際にエミッタに接続される抵抗を
共通なものにすることによりバラツキをへらしている。
は、トランジスタの縦積みをやめ、カレントミラー回路
の二次側に２つのトランジスタを設け、そのベースにス
イッチング回路を挿入して交互に２つのトランジスタを
オンオフさせる。その際にエミッタに接続される抵抗を
共通なものにすることによりバラツキをへらしている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第一の実施例の回路図であ
る。定電流源Ｉを入力とし、トランジスタＱ1 ，Ｑ2 ，
Ｑ3 及び抵抗Ｒ1 ，Ｒ2 はカレントミラー回路を構成し
ている。つまり、トランジスタＱ1 のベース・エミッタ
間と抵抗Ｒ1 との直列回路に定電流源Ｉによって生ずる
電圧を、抵抗Ｒ4 ，Ｒ5 を介してトランジスタＱ2 ，Ｑ
3 のベースに与えている。制御入力端子ＱA 及びこの反
転制御入力端子ＱB によりトランジスタＱ6 ，Ｑ5 の一
方がオンすると、そのコレクタ電圧が下るため、トラン
ジスタＱ2 ，Ｑ3 のいずれか一方のベース電圧が下りカ
ットオフ状態となる。したがって、トランジスタＱ2 又
はＱ3 の一方のみがオンする。
る。定電流源Ｉを入力とし、トランジスタＱ1 ，Ｑ2 ，
Ｑ3 及び抵抗Ｒ1 ，Ｒ2 はカレントミラー回路を構成し
ている。つまり、トランジスタＱ1 のベース・エミッタ
間と抵抗Ｒ1 との直列回路に定電流源Ｉによって生ずる
電圧を、抵抗Ｒ4 ，Ｒ5 を介してトランジスタＱ2 ，Ｑ
3 のベースに与えている。制御入力端子ＱA 及びこの反
転制御入力端子ＱB によりトランジスタＱ6 ，Ｑ5 の一
方がオンすると、そのコレクタ電圧が下るため、トラン
ジスタＱ2 ，Ｑ3 のいずれか一方のベース電圧が下りカ
ットオフ状態となる。したがって、トランジスタＱ2 又
はＱ3 の一方のみがオンする。
【０００９】トランジスタＱ1 のベースエミッタ間電圧
（約０．７Ｖ）と、これに直列に接続された抵抗Ｒ1 に
生ずる電圧ＩＲ1 との和から、トランジスタＱ2 又はＱ
3 のベースエミッタ間電圧（約０．７Ｖ）を引いた電圧
が、抵抗Ｒ2 に生ずるので、Ｒ2 に流れる電流はＩＲ1
／Ｒ2 となる。これがコレクタ電流として選択的にＱ2
又はＱ3 のコレクタとなって、出力端子ＯA 又はＯB に
流される。ここで、抵抗Ｒ4 又はＲ5 にトランジスタＱ
2 又はＱ3 のベース電流によって生ずる電圧を、抵抗Ｒ
3 とトランジスタＱ1 のベース電流による電圧降下で補
償している。またトランジスタＱ4 はトランジスタ
Ｑ1 ，Ｑ2 ，Ｑ3 のベース電流及び制御トランジスタＱ
5 ，Ｑ6 のコレクタ電流の補償のため挿入されている。
（約０．７Ｖ）と、これに直列に接続された抵抗Ｒ1 に
生ずる電圧ＩＲ1 との和から、トランジスタＱ2 又はＱ
3 のベースエミッタ間電圧（約０．７Ｖ）を引いた電圧
が、抵抗Ｒ2 に生ずるので、Ｒ2 に流れる電流はＩＲ1
／Ｒ2 となる。これがコレクタ電流として選択的にＱ2
又はＱ3 のコレクタとなって、出力端子ＯA 又はＯB に
流される。ここで、抵抗Ｒ4 又はＲ5 にトランジスタＱ
2 又はＱ3 のベース電流によって生ずる電圧を、抵抗Ｒ
3 とトランジスタＱ1 のベース電流による電圧降下で補
償している。またトランジスタＱ4 はトランジスタ
Ｑ1 ，Ｑ2 ，Ｑ3 のベース電流及び制御トランジスタＱ
5 ，Ｑ6 のコレクタ電流の補償のため挿入されている。
【００１０】図４は本出願人による特願平１−２９９３
４１号に示されている電流切換回路である。定電流源Ｉ
により電流でトランジスタＱ1 のベースエミッタ間電圧
と抵抗Ｒ1 とで生ずる電圧が、スイッチング回路を構成
するトランジスタＱ7 を介し、トランジスタＱ2 のベー
スに印加され、そのエミッタは抵抗Ｒ2 を介して接地、
すなわち、Ｒ1 の他端に接続されている。トランジスタ
Ｑ′5 ，インバータＩＮＶ１はトランジスタＱ2 をオフ
させるときに動作させるものであり、Ｃ1 は制御入力端
子である。同様に上記トランジスタＱ1 のベースエミッ
タ間電圧と抵抗Ｒ1 とで生ずる電圧が、スイッチング回
路を構成するトランジスタＱ8 を介し、トランジスタＱ
3 のベースに印加され、そのエミッタは抵抗Ｒ′2 を介
して接地されている。トランジスタＱ′6 ，インバータ
ＩＮＶ２はトランジスタＱ3 をオフさせるときに動作さ
せるものであり、Ｃ2 は制御入力端子である。トランジ
スタＱ4 はベース電流の補償回路であり、トランジスタ
Ｑ10はＱ7 又はＱ8 のオン抵抗とそのベース電流による
電圧降下を補償するためのものであり、常にオンしてい
る。
４１号に示されている電流切換回路である。定電流源Ｉ
により電流でトランジスタＱ1 のベースエミッタ間電圧
と抵抗Ｒ1 とで生ずる電圧が、スイッチング回路を構成
するトランジスタＱ7 を介し、トランジスタＱ2 のベー
スに印加され、そのエミッタは抵抗Ｒ2 を介して接地、
すなわち、Ｒ1 の他端に接続されている。トランジスタ
Ｑ′5 ，インバータＩＮＶ１はトランジスタＱ2 をオフ
させるときに動作させるものであり、Ｃ1 は制御入力端
子である。同様に上記トランジスタＱ1 のベースエミッ
タ間電圧と抵抗Ｒ1 とで生ずる電圧が、スイッチング回
路を構成するトランジスタＱ8 を介し、トランジスタＱ
3 のベースに印加され、そのエミッタは抵抗Ｒ′2 を介
して接地されている。トランジスタＱ′6 ，インバータ
ＩＮＶ２はトランジスタＱ3 をオフさせるときに動作さ
せるものであり、Ｃ2 は制御入力端子である。トランジ
スタＱ4 はベース電流の補償回路であり、トランジスタ
Ｑ10はＱ7 又はＱ8 のオン抵抗とそのベース電流による
電圧降下を補償するためのものであり、常にオンしてい
る。
【００１１】この回路において端子Ｃ1 ，Ｃ2 をそれぞ
れＱA ，ＱB と読みかえ、出力端子Ｏ1 ，Ｏ2 をそれぞ
れＯA ，ＯB と読みかえると、本発明と同様の電流切換
回路となる。
れＱA ，ＱB と読みかえ、出力端子Ｏ1 ，Ｏ2 をそれぞ
れＯA ，ＯB と読みかえると、本発明と同様の電流切換
回路となる。
【００１２】しかしながら、定電流源Ｉにより電流値を
Ｉとし抵抗Ｒ1 ，Ｒ2 及びＲ′2 の抵抗値をそれぞれＲ
1 ，Ｒ2 及びＲ′2 とすると、前述のとおり出力端子Ｏ
1 に流れる電流はＩＲ1 ／Ｒ2 ，出力端子Ｏ2 に流れる
電流はＩＲ1 ／Ｒ′2 となり、数％程度のバラツキを生
じてしまう。図２はこれを改良したもので、図４と同一
のものは説明を省略する。インバータＩＮＶ１，ＩＮＶ
２は制御入力ＱA とＱB が互いに反転の関係にあること
を利用し、省略している。またベース電流補正回路も省
略している。
Ｉとし抵抗Ｒ1 ，Ｒ2 及びＲ′2 の抵抗値をそれぞれＲ
1 ，Ｒ2 及びＲ′2 とすると、前述のとおり出力端子Ｏ
1 に流れる電流はＩＲ1 ／Ｒ2 ，出力端子Ｏ2 に流れる
電流はＩＲ1 ／Ｒ′2 となり、数％程度のバラツキを生
じてしまう。図２はこれを改良したもので、図４と同一
のものは説明を省略する。インバータＩＮＶ１，ＩＮＶ
２は制御入力ＱA とＱB が互いに反転の関係にあること
を利用し、省略している。またベース電流補正回路も省
略している。
【００１３】以上説明したように本実施例によれば抵抗
Ｒ2 が共通であるため出力端子ＯA，ＯB に流れる電流
はともにＩＲ1 ／Ｒ2 となりバラツキをなくすことがで
きる。この回路を磁気記録回路等に用いる場合、出力端
子ＯA ，ＯB の出力電流に差があると磁化の差によりジ
ッタが増大し、ノイズマージンが劣化するという欠点が
あるが、本発明によりバラツキをなくすことは実用上き
わめて有効である。
Ｒ2 が共通であるため出力端子ＯA，ＯB に流れる電流
はともにＩＲ1 ／Ｒ2 となりバラツキをなくすことがで
きる。この回路を磁気記録回路等に用いる場合、出力端
子ＯA ，ＯB の出力電流に差があると磁化の差によりジ
ッタが増大し、ノイズマージンが劣化するという欠点が
あるが、本発明によりバラツキをなくすことは実用上き
わめて有効である。
【００１４】また、トランジスタＱ2 又はＱ3 のコレク
タ電圧を非飽和領域で用いる場合でも数１００ｍＶの対
接地から電圧で済み、図３の従来例の半分で可となって
いる。このためＶCCが小さい場合の、ダイナミックレン
ジの拡大に役立っている。
タ電圧を非飽和領域で用いる場合でも数１００ｍＶの対
接地から電圧で済み、図３の従来例の半分で可となって
いる。このためＶCCが小さい場合の、ダイナミックレン
ジの拡大に役立っている。
【００１５】また従来の技術によれば、カレントミラー
回路を構成する場合、通常Ｑ2 Ｑ3のエミッタには別々
の抵抗（Ｒ2 ，Ｒ′2 とする）を接続する（図示せ
ず）。この場合にはＱ2 ，Ｑ3 のエミッタ電流はＩＲ1
／Ｒ2 ，ＩＲ1 ／Ｒ′2 となり、Ｒ2 とＲ′2 の比が製
造上、数％バラツクと各エミッタ電流も数％バラツいて
しまうことになる。本発明の上記実施例ではＱ2 ，Ｑ3
のエミッタを共通の抵抗Ｒ2 のみにすることにより、エ
ミッタ電流はともにＩＲ1 ／Ｒ2 となり上記バラツキを
なくしているので、従来例図３と同じバラツキで済む。
回路を構成する場合、通常Ｑ2 Ｑ3のエミッタには別々
の抵抗（Ｒ2 ，Ｒ′2 とする）を接続する（図示せ
ず）。この場合にはＱ2 ，Ｑ3 のエミッタ電流はＩＲ1
／Ｒ2 ，ＩＲ1 ／Ｒ′2 となり、Ｒ2 とＲ′2 の比が製
造上、数％バラツクと各エミッタ電流も数％バラツいて
しまうことになる。本発明の上記実施例ではＱ2 ，Ｑ3
のエミッタを共通の抵抗Ｒ2 のみにすることにより、エ
ミッタ電流はともにＩＲ1 ／Ｒ2 となり上記バラツキを
なくしているので、従来例図３と同じバラツキで済む。
【００１６】
【発明の効果】以上説明したように本発明は、第１乃至
第３のトランジスタでカレントミラー回路を構成し、コ
レクタがそれぞれ第１及び第２の出力端子に接続される
第２及び第３のトランジスタのエミッタを共通として、
このエミッタを第２の抵抗を介して第２の電源端子に接
続し、さらに第１及び第２の制御入力端子への入力に応
じて第２及び第３のトランジスタを動作状態又は非動作
状態としたので、第１及び第２の出力端子の出力飽和電
圧を下げ、ダイナミックレンジを広げることができ、さ
らに出力を得る出力端子を切換えても出力電流のバラツ
キを生じさせないようにすることができる。
第３のトランジスタでカレントミラー回路を構成し、コ
レクタがそれぞれ第１及び第２の出力端子に接続される
第２及び第３のトランジスタのエミッタを共通として、
このエミッタを第２の抵抗を介して第２の電源端子に接
続し、さらに第１及び第２の制御入力端子への入力に応
じて第２及び第３のトランジスタを動作状態又は非動作
状態としたので、第１及び第２の出力端子の出力飽和電
圧を下げ、ダイナミックレンジを広げることができ、さ
らに出力を得る出力端子を切換えても出力電流のバラツ
キを生じさせないようにすることができる。
【図１】本発明の第一の実施例の回路図である。
【図２】本発明の第二の実施例の回路図である。■
【図３】従来の電流切換回路の一例の回路図である。
【図４】特願平１−２９９３４１号に示された電流切換
回路の回路図である。
回路の回路図である。
ＶCC 電源 Ｉ 定電流源 ＯA ，ＯB ，Ｏ1 ，Ｏ2 出力端子 ＱA ，ＱB ，Ｃ1 ，Ｃ2 制御入力端子 Ｑ1 〜Ｑ10，Ｑ′2 〜Ｑ′6 トランジスタ Ｒ1 〜Ｒ6 ，Ｒ′2 抵抗
Claims (3)
- 【請求項１】 基準となる定電流源と、かかる定電流源
と基準電源との間に接続された第一の接合と第一の抵抗
の直列回路と、かかる直列回路の一端の電圧を選択的に
第一及び第二のトランジスタのベースに印加するスイッ
チ手段と、前記第一及び第二のトランジスタの各エミッ
タの共通接続点に一端が接続され他端が前記直列回路の
他端に接続された第二の抵抗を有し、前記第一及び第二
のトランジスタの各コレクタから出力を取り出したこと
を特徴とする電流切換回路。 - 【請求項２】 第１及び第２の電源端子と、第１及び第
２の制御入力端子と、第１及び第２の出力端子と、第１
乃至第３のトランジスタと、前記第１のトランジスタの
コレクタと前記第１の電源端子とを接続する手段と、前
記第１のトランジスタのコレクタベース間を電気的に接
続する手段と、前記第１のトランジスタのエミッタと前
記第２の電源端子との間に接続された第１の抵抗と、前
記第１のトランジスタの前記ベースと前記第２のトラン
ジスタのベースとを接続する手段と、前記第１のトラン
ジスタの前記ベースと前記第３のトランジスタのベース
とを接続する手段と、前記第２のトランジスタのコレク
タと前記第１の出力端子とを接続する手段と、前記第３
のトランジスタのコレクタと前記第２の出力端子とを接
続する手段と、前記第２及び第３のトランジスタのエミ
ッタと前記第２の電源端子との間に接続された第２の抵
抗と、前記第２のトランジスタの前記ベースと前記第２
の電源端子との間に接続され前記第１の制御入力端子へ
の入力に応じてオン・オフ動作する第１のスイッチ手段
と、前記第３のトランジスタの前記ベースと前記第２の
電源端子との間に接続され前記第２の制御入力端子への
入力に応じてオン・オフ動作する第２のスイッチ手段と
を有する電流切換回路。 - 【請求項３】 前記第１のトランジスタの前記ベースと
前記第２のトランジスタのベースとを接続する前記手段
は、前記第２のスイッチ手段がオン状態のときにはオン
しオフ状態のときにはオフする電界効果トランジスタで
あり、前記第１のトランジスタの前記ベースと前記第３
のトランジスタのベースとを接続する前記手段は、前記
第１の手段がオン状態のときにはオンしオフ状態のとき
にはオフする電界効果トランジスタであることを特徴と
する請求項２記載の電流切換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017398A JP2800522B2 (ja) | 1992-02-03 | 1992-02-03 | 電流切換回路 |
| US08/011,184 US5285121A (en) | 1992-02-03 | 1993-01-29 | Current switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017398A JP2800522B2 (ja) | 1992-02-03 | 1992-02-03 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268035A true JPH05268035A (ja) | 1993-10-15 |
| JP2800522B2 JP2800522B2 (ja) | 1998-09-21 |
Family
ID=11942890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017398A Expired - Lifetime JP2800522B2 (ja) | 1992-02-03 | 1992-02-03 | 電流切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5285121A (ja) |
| JP (1) | JP2800522B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418484A (en) * | 1993-07-01 | 1995-05-23 | International Business Machines Corp. | Line fault detection system with a differential driver |
| EP4096095A1 (en) * | 2016-04-14 | 2022-11-30 | Nexperia B.V. | Solid state relay |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| JP2518068B2 (ja) * | 1989-11-17 | 1996-07-24 | 日本電気株式会社 | 電流切換回路 |
-
1992
- 1992-02-03 JP JP4017398A patent/JP2800522B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-29 US US08/011,184 patent/US5285121A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5285121A (en) | 1994-02-08 |
| JP2800522B2 (ja) | 1998-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070710 Year of fee payment: 9 |
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