JPH0682496A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH0682496A JPH0682496A JP4235768A JP23576892A JPH0682496A JP H0682496 A JPH0682496 A JP H0682496A JP 4235768 A JP4235768 A JP 4235768A JP 23576892 A JP23576892 A JP 23576892A JP H0682496 A JPH0682496 A JP H0682496A
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- npn transistor
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- transistor
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Abstract
(57)【要約】 （修正有）
【目的】 「ヒゲ」によるノイズ発生を抑圧し、且つ低
消費電力に適合するヒステリシスつきの電圧比較回路を
提供する。 【構成】 一方が電源に接続される定電流源１と、定電
流源１と接地点との間に直列接続される抵抗５、６およ
び基準電圧源７と、抵抗５および６の接続点にコレクタ
が接続されるＮＰＮトランジスタ１３と、ＮＰＮトラン
ジスタ１３のエミッタと接地点との間に接続される抵抗
１５と、エミッタが電源に接続され、コレクタがＮＰＮ
トランジスタ１３のエミッタに接続されるＰＮＰトラン
ジスタ８と、このＰＮＰトランジスタ８とカレントミラ
ー回路を構成するＰＮＰトランジスタ９とにより、ヒス
テリシス回路を有する基準電圧発生回路を構成する。
消費電力に適合するヒステリシスつきの電圧比較回路を
提供する。 【構成】 一方が電源に接続される定電流源１と、定電
流源１と接地点との間に直列接続される抵抗５、６およ
び基準電圧源７と、抵抗５および６の接続点にコレクタ
が接続されるＮＰＮトランジスタ１３と、ＮＰＮトラン
ジスタ１３のエミッタと接地点との間に接続される抵抗
１５と、エミッタが電源に接続され、コレクタがＮＰＮ
トランジスタ１３のエミッタに接続されるＰＮＰトラン
ジスタ８と、このＰＮＰトランジスタ８とカレントミラ
ー回路を構成するＰＮＰトランジスタ９とにより、ヒス
テリシス回路を有する基準電圧発生回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明は電圧比較回路に関し、特
に低消費電力を要求されるヒステリシス機能つきの電圧
比較回路に関する。
に低消費電力を要求されるヒステリシス機能つきの電圧
比較回路に関する。
【０００２】
【従来の技術】従来の、この種の電圧比較回路は、図３
に示されるように、ＰＮＰトランジスタ１および８〜１
０と、ＮＰＮトランジスタ２、１１〜１３、１６、１
７、１９、２０および２２と、抵抗３、５、６、１４、
１５、１８および２３と、定電流源４および２４と、基
準電圧源７とを備えて構成されている。
に示されるように、ＰＮＰトランジスタ１および８〜１
０と、ＮＰＮトランジスタ２、１１〜１３、１６、１
７、１９、２０および２２と、抵抗３、５、６、１４、
１５、１８および２３と、定電流源４および２４と、基
準電圧源７とを備えて構成されている。
【０００３】図３において、一方を電源に接続される定
電流源１と、定電流源１と接地点との間に直列に接続さ
れる抵抗５、６および基準電圧源７と、抵抗５および６
の接続点にコレクタが接続されるＮＰＮトランジスタ１
３と、ＮＰＮトランジスタ１３のエミッタと接地点との
間に接続される抵抗１５と、エミッタが電源に接続さ
れ、コレクタがＮＰＮトランジスタ１３のエミッタに接
続されるＰＮＰトランジスタ８と、このＰＮＰトランジ
スタ８とカレントミラー回路を構成するＰＮＰトランジ
スタ９とにより、ヒステリシスを発生する回路を具備す
る基準電圧発生回路が構成されており、また、コレクタ
が電源に接続され、ベースが抵抗４および５の接続点に
接続されるＮＰＮトランジスタ１１と、ベースがＮＰＮ
トランジスタ１１のエミッタに接続されＮＰＮトランジ
スタ１２と、エミッタがＮＰＮトランジスタ１２のエミ
ッタに接続されるＮＰＮトランジスタ１６と、コレクタ
が電源に接続され、エミッタがＮＰＮトランジスタ１６
のベースに接続されて、ベースが入力端子５１に接続さ
れるＮＰＮトランジスタ１９とにより、前記基準電圧発
生回路において発生される基準電圧と、入力パルス信号
のレベルを比較する比較回路が構成されている。
電流源１と、定電流源１と接地点との間に直列に接続さ
れる抵抗５、６および基準電圧源７と、抵抗５および６
の接続点にコレクタが接続されるＮＰＮトランジスタ１
３と、ＮＰＮトランジスタ１３のエミッタと接地点との
間に接続される抵抗１５と、エミッタが電源に接続さ
れ、コレクタがＮＰＮトランジスタ１３のエミッタに接
続されるＰＮＰトランジスタ８と、このＰＮＰトランジ
スタ８とカレントミラー回路を構成するＰＮＰトランジ
スタ９とにより、ヒステリシスを発生する回路を具備す
る基準電圧発生回路が構成されており、また、コレクタ
が電源に接続され、ベースが抵抗４および５の接続点に
接続されるＮＰＮトランジスタ１１と、ベースがＮＰＮ
トランジスタ１１のエミッタに接続されＮＰＮトランジ
スタ１２と、エミッタがＮＰＮトランジスタ１２のエミ
ッタに接続されるＮＰＮトランジスタ１６と、コレクタ
が電源に接続され、エミッタがＮＰＮトランジスタ１６
のベースに接続されて、ベースが入力端子５１に接続さ
れるＮＰＮトランジスタ１９とにより、前記基準電圧発
生回路において発生される基準電圧と、入力パルス信号
のレベルを比較する比較回路が構成されている。
【０００４】なお、ＮＰＮトランジスタ１６のコレクタ
は、ＰＮＰトランジスタ１および１０により構成される
カレントミラー回路の入力部に接続されており、また、
上記のＰＮＰトランジスタ１および１０により構成され
るカレントミラー回路は、前記比較回路による比較結果
を出力する出力回路を形成している。また、コレクタ
が、ＮＰＮトランジスタ１２、１６の共通エミッタに接
続されるＮＰＮトランジスタ１７と、ＮＰＮトランジス
タ１７のエミッタと接地点との間に接続される抵抗１８
と、このＮＰＮトランジスタ１７および抵抗１８とカレ
ントミラー回路を構成するＮＰＮトランジスタ２および
２２、および抵抗３および２３と、コレクタが電源に接
続され、エミッタがＮＰＮトランジスタ１７および２２
の共通ベースに接続されるＮＰＮトランジスタ２０と、
電源とＮＰＮトランジスタ２０のベースならびにＮＰＮ
トランジスタ２２のコレクタとの間に接続される定電流
源２４とにより動作電流を供給する定電流供給回路が構
成されている。なお、図２に示されるのは、本従来例お
よび後述の本発明の実施例における動作信号波形図であ
る。
は、ＰＮＰトランジスタ１および１０により構成される
カレントミラー回路の入力部に接続されており、また、
上記のＰＮＰトランジスタ１および１０により構成され
るカレントミラー回路は、前記比較回路による比較結果
を出力する出力回路を形成している。また、コレクタ
が、ＮＰＮトランジスタ１２、１６の共通エミッタに接
続されるＮＰＮトランジスタ１７と、ＮＰＮトランジス
タ１７のエミッタと接地点との間に接続される抵抗１８
と、このＮＰＮトランジスタ１７および抵抗１８とカレ
ントミラー回路を構成するＮＰＮトランジスタ２および
２２、および抵抗３および２３と、コレクタが電源に接
続され、エミッタがＮＰＮトランジスタ１７および２２
の共通ベースに接続されるＮＰＮトランジスタ２０と、
電源とＮＰＮトランジスタ２０のベースならびにＮＰＮ
トランジスタ２２のコレクタとの間に接続される定電流
源２４とにより動作電流を供給する定電流供給回路が構
成されている。なお、図２に示されるのは、本従来例お
よび後述の本発明の実施例における動作信号波形図であ
る。
【０００５】次に、図３に示される本従来例の動作につ
いて説明する。
いて説明する。
【０００６】今、入力端子５１に入力されるパルス信号
の電圧をＶA （図４を参照）、前記基準電圧発生回路の
出力電圧をＶD 、出力端子５２の出力電圧をＶB 、そし
て基準電圧源７の出力電圧をＶREF とすると、基準電圧
発生回路の出力電圧ＶD は次式により表わされる。
の電圧をＶA （図４を参照）、前記基準電圧発生回路の
出力電圧をＶD 、出力端子５２の出力電圧をＶB 、そし
て基準電圧源７の出力電圧をＶREF とすると、基準電圧
発生回路の出力電圧ＶD は次式により表わされる。
【０００７】 ＶD ＝ＶREF ＋Ｒ5 ×Ｉ1 ＋Ｒ6 （Ｉ1 −Ｉ13） …………(1) 上式において、Ｒ5 およびＲ6 はそれぞれ抵抗５および
６の抵抗値、電流Ｉ13はＮＰＮトランジスタ１３を流れ
るコレクタ電流、そして電流Ｉ1 は、定電流源４の電流
値である。
６の抵抗値、電流Ｉ13はＮＰＮトランジスタ１３を流れ
るコレクタ電流、そして電流Ｉ1 は、定電流源４の電流
値である。
【０００８】図２おいて、時間Ｔ1 〜Ｔ2 の間において
は、ＶA ＜ＶD の関係にあり、比較回路の動作電流であ
るＮＰＮトランジスタ１７のコレクタ電流Ｉ17は、全て
ＮＰＮトランジスタ１２を介して、カレントミラー回路
ＰＮＰトランジスタ８および９を経由し、ＮＰＮトラン
ジスタ１３のエミッタに接続される抵抗１５に供給され
る。今、カレントミラー回路のカレントミラー比をＫと
し、ＮＰＮトランジスタ１３の順方向電圧をＶBE13、Ｎ
ＰＮトランジスタ１７のコレクタ電流をＩ17、抵抗１５
の抵抗値をＲ15とすると、Ｋ×Ｉ17×Ｒ15の値が、前記
ＮＰＮトランジスタ１３の順方向電圧ＶBE13よりも十分
に大きいレベル値になると、ＮＰＮトランジスタ１３は
非導通状態となる。即ち、(1) 式においてＩ13＝０とな
り、時間Ｔ1 〜Ｔ2 における基準電圧発生回路の出力電
圧ＶD は、ＶD ＝ＶREF ＋（Ｒ5＋Ｒ6 ）×Ｉ1 とな
る。
は、ＶA ＜ＶD の関係にあり、比較回路の動作電流であ
るＮＰＮトランジスタ１７のコレクタ電流Ｉ17は、全て
ＮＰＮトランジスタ１２を介して、カレントミラー回路
ＰＮＰトランジスタ８および９を経由し、ＮＰＮトラン
ジスタ１３のエミッタに接続される抵抗１５に供給され
る。今、カレントミラー回路のカレントミラー比をＫと
し、ＮＰＮトランジスタ１３の順方向電圧をＶBE13、Ｎ
ＰＮトランジスタ１７のコレクタ電流をＩ17、抵抗１５
の抵抗値をＲ15とすると、Ｋ×Ｉ17×Ｒ15の値が、前記
ＮＰＮトランジスタ１３の順方向電圧ＶBE13よりも十分
に大きいレベル値になると、ＮＰＮトランジスタ１３は
非導通状態となる。即ち、(1) 式においてＩ13＝０とな
り、時間Ｔ1 〜Ｔ2 における基準電圧発生回路の出力電
圧ＶD は、ＶD ＝ＶREF ＋（Ｒ5＋Ｒ6 ）×Ｉ1 とな
る。
【０００９】また、ＮＰＮトランジスタ１６に電流が供
給されず、従って、カレントミラー回路を形成するＰＮ
Ｐトランジスタ１および１０を介して出力端子５２に電
流が供給されないために、出力端子５２の電位ＶB は、
ＮＰＮトランジスタ２のコレクタ・エミッタ間の飽和電
圧をＶCE2 とすると、次式により示される電圧値とな
り、図２に示されるようになる。
給されず、従って、カレントミラー回路を形成するＰＮ
Ｐトランジスタ１および１０を介して出力端子５２に電
流が供給されないために、出力端子５２の電位ＶB は、
ＮＰＮトランジスタ２のコレクタ・エミッタ間の飽和電
圧をＶCE2 とすると、次式により示される電圧値とな
り、図２に示されるようになる。
【００１０】 ＶB ＝ＶCE2 …………………………………………………(2) 次に、図２に示される時間軸において、時間Ｔ2 〜Ｔ3
の間においてはＶA ＞ＶD の関係にあり、比較回路の動
作電流であるＮＰＮトランジスタ１７のコレクタ電流Ｉ
C17 は、ＮＰＮトランジスタ１２には供給されず、従っ
て、カレントミラー回路を形成するＰＮＰトランジスタ
８および９より、抵抗１５に対して電流が供給されなく
なる。これにより、ＮＰＮトランジスタ１３のコレクタ
には、ＮＰＮトランジスタ１３および抵抗１５と、ＮＰ
Ｎトランジスタ２２および抵抗２３により形成されるカ
レントミラー回路による電流が供給される。即ち、図２
に示されるように、時間Ｔ2 〜Ｔ3 の間における出力電
圧ＶD は、ＶD ＝ＶREF ＋Ｒ5 ×Ｉ1 ＋Ｒ6 （Ｉ1 −Ｉ
C13 ）となる。また、ＮＰＮトランジスタ１６にはＩ
C17 が全て供給され、カレントミラー回路を形成するＰ
ＮＰトランジスタ１および１０を介して出力端子５２に
は電流が供給され、出力電圧ＶB は次式に示されるよう
になる。
の間においてはＶA ＞ＶD の関係にあり、比較回路の動
作電流であるＮＰＮトランジスタ１７のコレクタ電流Ｉ
C17 は、ＮＰＮトランジスタ１２には供給されず、従っ
て、カレントミラー回路を形成するＰＮＰトランジスタ
８および９より、抵抗１５に対して電流が供給されなく
なる。これにより、ＮＰＮトランジスタ１３のコレクタ
には、ＮＰＮトランジスタ１３および抵抗１５と、ＮＰ
Ｎトランジスタ２２および抵抗２３により形成されるカ
レントミラー回路による電流が供給される。即ち、図２
に示されるように、時間Ｔ2 〜Ｔ3 の間における出力電
圧ＶD は、ＶD ＝ＶREF ＋Ｒ5 ×Ｉ1 ＋Ｒ6 （Ｉ1 −Ｉ
C13 ）となる。また、ＮＰＮトランジスタ１６にはＩ
C17 が全て供給され、カレントミラー回路を形成するＰ
ＮＰトランジスタ１および１０を介して出力端子５２に
は電流が供給され、出力電圧ＶB は次式に示されるよう
になる。
【００１１】 ＶB ＝ＶCC−ＶCE1 …………………………………………(3) 但し、上式の成立条件としては、Ｋ1 ×ＩC17 の値が、
ＩC2の電流値に対比して十分に大きい値をとることが求
められる。ここにおいて、Ｋ1 は、ＰＮＰトランジスタ
１および１０により形成されるカレントミラー回路のカ
レントミラー比であり、ＩC17 およびＩC2は、それぞれ
ＮＰＮトランジスタ１７のコレクタ電流およびＮＰＮト
ランジスタ２のコレクタ電流である。
ＩC2の電流値に対比して十分に大きい値をとることが求
められる。ここにおいて、Ｋ1 は、ＰＮＰトランジスタ
１および１０により形成されるカレントミラー回路のカ
レントミラー比であり、ＩC17 およびＩC2は、それぞれ
ＮＰＮトランジスタ１７のコレクタ電流およびＮＰＮト
ランジスタ２のコレクタ電流である。
【００１２】なお、図２に示されるように、時間Ｔ1 〜
Ｔ2 の間における出力電圧ＶD と、時間Ｔ2 〜Ｔ3 の間
における出力電圧ＶD との差電圧ΔＶD の値は、ＮＰＮ
トランジスタ１３のコレクタ電流をＩC13 として次式に
より与えられ、本従来例におけるヒステリシス電圧を表
わしている。
Ｔ2 の間における出力電圧ＶD と、時間Ｔ2 〜Ｔ3 の間
における出力電圧ＶD との差電圧ΔＶD の値は、ＮＰＮ
トランジスタ１３のコレクタ電流をＩC13 として次式に
より与えられ、本従来例におけるヒステリシス電圧を表
わしている。
【００１３】 ΔＶD ＝Ｒ6 ×ＩC13 ………………………………………(4)
【発明が解決しようとする課題】上述した従来のコンパ
レータ回路においては、図１において、入力端子５１に
おける入力パルス信号における差電圧ΔＶi に対して、
ＮＰＮトランジスタ１１のベース入力に設定される節点
Ｐに伝播して表われる電位Ｖp は、次式により表わされ
る。
レータ回路においては、図１において、入力端子５１に
おける入力パルス信号における差電圧ΔＶi に対して、
ＮＰＮトランジスタ１１のベース入力に設定される節点
Ｐに伝播して表われる電位Ｖp は、次式により表わされ
る。
【００１４】
【００１５】上式における記号は以下のとうりである。
【００１６】 ＺREF ：基準電圧発生回路のインピーダンス ＺC1： ＮＰＮトランジスタ１６、１９の持つ交流等価
インピーダンス ＺC2： ＮＰＮトランジスタ１１、１２の持つ交流等価
インピーダンス ＺC3： ＮＰＮトランジスタ１７の持つ交流等価インピ
ーダンス ＺR ： ＮＰＮトランジスタ１７のベースより見た等価
インピーダンス 入力パルス信号（電圧ＶA ）の印加に対応して、当該入
力パルス信号が、上記(5) 式の関係において、ＮＰＮト
ランジスタ１９、１６、１２および１１を介して交流的
に伝播されるために、図４に示されるように、前記基準
電圧発生回路の出力電圧ＶD の切替わり目においてヒゲ
１０１および１０２が発生し、ノイズの要因となるとい
う欠点がある。
インピーダンス ＺC2： ＮＰＮトランジスタ１１、１２の持つ交流等価
インピーダンス ＺC3： ＮＰＮトランジスタ１７の持つ交流等価インピ
ーダンス ＺR ： ＮＰＮトランジスタ１７のベースより見た等価
インピーダンス 入力パルス信号（電圧ＶA ）の印加に対応して、当該入
力パルス信号が、上記(5) 式の関係において、ＮＰＮト
ランジスタ１９、１６、１２および１１を介して交流的
に伝播されるために、図４に示されるように、前記基準
電圧発生回路の出力電圧ＶD の切替わり目においてヒゲ
１０１および１０２が発生し、ノイズの要因となるとい
う欠点がある。
【００１７】
【課題を解決するための手段】本発明の電圧比較回路
は、ヒステリシス特性を有する基準電圧発生回路と、当
該基準電圧発生回路より出力される基準電圧と入力パル
ス信号の電圧レベルを比較する比較回路と、前記比較回
路による比較結果を外部に出力する出力回路と、前記基
準電圧発生回路、比較回路および出力回路に対して動作
電流を供給する定電流供給回路とを有する電圧比較回路
において、前記定電流供給回路に含まれるカレントミラ
ー回路を形成するトランジスタ対の共通ベースと接地点
との間に接続される抵抗を備えて構成される。
は、ヒステリシス特性を有する基準電圧発生回路と、当
該基準電圧発生回路より出力される基準電圧と入力パル
ス信号の電圧レベルを比較する比較回路と、前記比較回
路による比較結果を外部に出力する出力回路と、前記基
準電圧発生回路、比較回路および出力回路に対して動作
電流を供給する定電流供給回路とを有する電圧比較回路
において、前記定電流供給回路に含まれるカレントミラ
ー回路を形成するトランジスタ対の共通ベースと接地点
との間に接続される抵抗を備えて構成される。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１９】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、入力端子５１
および出力端子５２に対応して、ＰＮＰトランジスタ１
および８〜１０と、ＮＰＮトランジスタ２、１１〜１
３、１６、１７、１９、２０および２２と、抵抗３、
５、６、１４、１５、１８、２１および２３と、定電流
源４および２４と、基準電圧源７とを備えて構成されて
いる。
る。図１に示されるように、本実施例は、入力端子５１
および出力端子５２に対応して、ＰＮＰトランジスタ１
および８〜１０と、ＮＰＮトランジスタ２、１１〜１
３、１６、１７、１９、２０および２２と、抵抗３、
５、６、１４、１５、１８、２１および２３と、定電流
源４および２４と、基準電圧源７とを備えて構成されて
いる。
【００２０】図１に示されるように、基本的には、本実
施例の構成は、前述の従来例と略同様であるが、新たに
抵抗２１が負荷されている点が異なっている。即ち、一
方を電源に接続される定電流源１と、定電流源１と接地
点との間に直列に接続される抵抗５、６および基準電圧
源７と、抵抗５および６の接続点にコレクタが接続され
るＮＰＮトランジスタ１３と、ＮＰＮトランジスタ１３
のエミッタと接地点との間に接続される抵抗１５と、エ
ミッタが電源に接続され、コレクタがＮＰＮトランジス
タ１３のエミッタに接続されるＰＮＰトランジスタ８
と、このＰＮＰトランジスタ８とカレントミラー回路を
構成するＰＮＰトランジスタ９とにより、ヒステリシス
を発生する回路を具備する基準電圧発生回路が構成され
ており、また、コレクタが電源に接続され、ベースが抵
抗４および５の接続点に接続されるＮＰＮトランジスタ
１１と、ベースがＮＰＮトランジスタ１１のエミッタに
接続されるＮＰＮトランジスタ１２と、エミッタがＮＰ
Ｎトランジスタ１２のエミッタに接続されるＮＰＮトラ
ンジスタ１６と、コレクタが電源に接続され、エミッタ
がＮＰＮトランジスタ１６のベースに接続されて、ベー
スが入力端子５１に接続されるＮＰＮトランジスタ１９
とにより、前記基準電圧発生回路において発生される基
準電圧と、入力パルス信号のレベルを比較する比較回路
が構成される。
施例の構成は、前述の従来例と略同様であるが、新たに
抵抗２１が負荷されている点が異なっている。即ち、一
方を電源に接続される定電流源１と、定電流源１と接地
点との間に直列に接続される抵抗５、６および基準電圧
源７と、抵抗５および６の接続点にコレクタが接続され
るＮＰＮトランジスタ１３と、ＮＰＮトランジスタ１３
のエミッタと接地点との間に接続される抵抗１５と、エ
ミッタが電源に接続され、コレクタがＮＰＮトランジス
タ１３のエミッタに接続されるＰＮＰトランジスタ８
と、このＰＮＰトランジスタ８とカレントミラー回路を
構成するＰＮＰトランジスタ９とにより、ヒステリシス
を発生する回路を具備する基準電圧発生回路が構成され
ており、また、コレクタが電源に接続され、ベースが抵
抗４および５の接続点に接続されるＮＰＮトランジスタ
１１と、ベースがＮＰＮトランジスタ１１のエミッタに
接続されるＮＰＮトランジスタ１２と、エミッタがＮＰ
Ｎトランジスタ１２のエミッタに接続されるＮＰＮトラ
ンジスタ１６と、コレクタが電源に接続され、エミッタ
がＮＰＮトランジスタ１６のベースに接続されて、ベー
スが入力端子５１に接続されるＮＰＮトランジスタ１９
とにより、前記基準電圧発生回路において発生される基
準電圧と、入力パルス信号のレベルを比較する比較回路
が構成される。
【００２１】なお、ＮＰＮトランジスタ１６のコレクタ
は、ＰＮＰトランジスタ１および１０により構成される
カレントミラー回路の入力部に接続されており、また、
上記のＰＮＰトランジスタ１および１０により構成され
るカレントミラー回路は、前記比較回路による比較結果
を出力する出力回路を形成している。また、コレクタ
が、ＮＰＮトランジスタ１２、１６の共通エミッタに接
続されるＮＰＮトランジスタ１７と、ＮＰＮトランジス
タ１７のエミッタと接地点との間に接続される抵抗１８
と、このＮＰＮトランジスタ１７および抵抗１８とカレ
ントミラー回路を構成するＮＰＮトランジスタ２および
２２、および抵抗３および２３と、コレクタが電源に接
続され、エミッタがＮＰＮトランジスタ１７および２２
の共通ベースに接続されるＮＰＮトランジスタ２０と、
ＮＰＮトランジスタ１７および２２の共通ベースと接地
点との間に新たに追加接続される抵抗２１と、電源とＮ
ＰＮトランジスタ２０のベースならびにＮＰＮトランジ
スタ２２のコレクタとの間に接続される定電流源２４と
により動作電流を供給する定電流供給回路が構成されて
いる。また、図２に示されるのは、前述の従来例および
本実施例における動作信号波形図である。
は、ＰＮＰトランジスタ１および１０により構成される
カレントミラー回路の入力部に接続されており、また、
上記のＰＮＰトランジスタ１および１０により構成され
るカレントミラー回路は、前記比較回路による比較結果
を出力する出力回路を形成している。また、コレクタ
が、ＮＰＮトランジスタ１２、１６の共通エミッタに接
続されるＮＰＮトランジスタ１７と、ＮＰＮトランジス
タ１７のエミッタと接地点との間に接続される抵抗１８
と、このＮＰＮトランジスタ１７および抵抗１８とカレ
ントミラー回路を構成するＮＰＮトランジスタ２および
２２、および抵抗３および２３と、コレクタが電源に接
続され、エミッタがＮＰＮトランジスタ１７および２２
の共通ベースに接続されるＮＰＮトランジスタ２０と、
ＮＰＮトランジスタ１７および２２の共通ベースと接地
点との間に新たに追加接続される抵抗２１と、電源とＮ
ＰＮトランジスタ２０のベースならびにＮＰＮトランジ
スタ２２のコレクタとの間に接続される定電流源２４と
により動作電流を供給する定電流供給回路が構成されて
いる。また、図２に示されるのは、前述の従来例および
本実施例における動作信号波形図である。
【００２２】本実施例の動作は、前述の従来例の場合と
基本的には同様であり、入力端子５１に入力されるパル
ス信号の電圧ＶA に対応する前記基準電圧発生回路の出
力電圧ＶD は、前記(1) 式により与えられ、また、出力
端子５２の電位ＶB は、ＮＰＮトランジスタ２のコレク
タ・エミッタ間の飽和電圧をＶCE2 として、同様に、前
述の(2) 式により与えられる。更に、時間Ｔ2 〜Ｔ3 の
間においては、出力電圧ＶB は前記(3) 式により与えら
れ、時間Ｔ1 〜Ｔ2 の間における出力電圧ＶDと、時間
Ｔ2 〜Ｔ3 の間における出力電圧ＶD との差電圧ΔＶD
の値についても、前記(4) 式に示されるとうりである。
従って、本実施例の動作の説明については、従来例と同
様であるためその説明を省略するが、本実施例において
は、前記定電流供給回路のカレントミラー回路に含まれ
るＮＰＮトランジスタ１３、１７および２２の共通ベー
スと接地点との間に抵抗２１が挿入接続されており、こ
れにより、従来例において発生される「ヒゲ」によるノ
イズが抑制される。
基本的には同様であり、入力端子５１に入力されるパル
ス信号の電圧ＶA に対応する前記基準電圧発生回路の出
力電圧ＶD は、前記(1) 式により与えられ、また、出力
端子５２の電位ＶB は、ＮＰＮトランジスタ２のコレク
タ・エミッタ間の飽和電圧をＶCE2 として、同様に、前
述の(2) 式により与えられる。更に、時間Ｔ2 〜Ｔ3 の
間においては、出力電圧ＶB は前記(3) 式により与えら
れ、時間Ｔ1 〜Ｔ2 の間における出力電圧ＶDと、時間
Ｔ2 〜Ｔ3 の間における出力電圧ＶD との差電圧ΔＶD
の値についても、前記(4) 式に示されるとうりである。
従って、本実施例の動作の説明については、従来例と同
様であるためその説明を省略するが、本実施例において
は、前記定電流供給回路のカレントミラー回路に含まれ
るＮＰＮトランジスタ１３、１７および２２の共通ベー
スと接地点との間に抵抗２１が挿入接続されており、こ
れにより、従来例において発生される「ヒゲ」によるノ
イズが抑制される。
【００２３】即ち、定電流供給回路に含まれるＮＰＮト
ランジスタ１３、１７および２２の共通ベースと接地点
との間に、抵抗２１を挿入接続することにより前記(5)
式は下記の(6) 式のように表わされ、この(5) 式におい
て、当該抵抗２１の抵抗値を数十ｋΩ程度に設定するこ
とにより、入力パルス信号印加時における基準電圧発生
回路の出力電圧の切替わり目における「ヒゲ」のレベル
が大幅に抑制される。
ランジスタ１３、１７および２２の共通ベースと接地点
との間に、抵抗２１を挿入接続することにより前記(5)
式は下記の(6) 式のように表わされ、この(5) 式におい
て、当該抵抗２１の抵抗値を数十ｋΩ程度に設定するこ
とにより、入力パルス信号印加時における基準電圧発生
回路の出力電圧の切替わり目における「ヒゲ」のレベル
が大幅に抑制される。
【００２４】
【００２５】上式における記号は以下のとうりである。
【００２６】 ＺREF ：基準電圧発生回路のインピーダンス ＺC1： ＮＰＮトランジスタ１６、１９の持つ交流等価
インピーダンス ＺC2： ＮＰＮトランジスタ１１、１２の持つ交流等価
インピーダンス ＺC3： ＮＰＮトランジスタ１７の持つ交流等価インピ
ーダンス ＺR ： ＮＰＮトランジスタ１７のベースより見た等価
インピーダンス Ｒ21： 抵抗２１の抵抗値
インピーダンス ＺC2： ＮＰＮトランジスタ１１、１２の持つ交流等価
インピーダンス ＺC3： ＮＰＮトランジスタ１７の持つ交流等価インピ
ーダンス ＺR ： ＮＰＮトランジスタ１７のベースより見た等価
インピーダンス Ｒ21： 抵抗２１の抵抗値
【発明の効果】以上説明したように、本発明は、定電流
供給回路に含まれるＮＰＮトランジスタ１３、１７およ
び２２の共通ベースと接地点との間に、抵抗２１を挿入
接続することにより、入力パルス信号印加時における基
準電圧発生回路の出力電圧の切替わり目において生じる
「ヒゲ」に起因するノイズを大幅に抑制することができ
るという効果がある。
供給回路に含まれるＮＰＮトランジスタ１３、１７およ
び２２の共通ベースと接地点との間に、抵抗２１を挿入
接続することにより、入力パルス信号印加時における基
準電圧発生回路の出力電圧の切替わり目において生じる
「ヒゲ」に起因するノイズを大幅に抑制することができ
るという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例および従来例における動作信号波形を
示す図である。
示す図である。
【図３】従来例を示すブロック図である。
【図４】従来例における動作信号波形を示す図である。
１、８〜１０ ＰＮＰトランジスタ ２、１１〜１３、１６、１７、１９、２０、２２ Ｎ
ＰＮトランジスタ ３、５、６、１４、１５、１８、２１、２３ 抵抗 ４、２４ 定電流源 ７ 基準電圧源
ＰＮトランジスタ ３、５、６、１４、１５、１８、２１、２３ 抵抗 ４、２４ 定電流源 ７ 基準電圧源
Claims (1)
- 【請求項１】 ヒステリシス特性を有する基準電圧発生
回路と、当該基準電圧発生回路より出力される基準電圧
と入力パルス信号の電圧レベルを比較する比較回路と、
前記比較回路による比較結果を外部に出力する出力回路
と、前記基準電圧発生回路、比較回路および出力回路に
対して動作電流を供給する定電流供給回路とを有する電
圧比較回路において、 前記定電流供給回路に含まれるカレントミラー回路を形
成するトランジスタ対の共通ベースと接地点との間に接
続される抵抗を備えることを特徴とする電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235768A JP2936906B2 (ja) | 1992-09-03 | 1992-09-03 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235768A JP2936906B2 (ja) | 1992-09-03 | 1992-09-03 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0682496A true JPH0682496A (ja) | 1994-03-22 |
| JP2936906B2 JP2936906B2 (ja) | 1999-08-23 |
Family
ID=16990955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235768A Expired - Lifetime JP2936906B2 (ja) | 1992-09-03 | 1992-09-03 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936906B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
| JPH09116399A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | コンパレータ回路 |
-
1992
- 1992-09-03 JP JP4235768A patent/JP2936906B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918297A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | ヒステリシス付きコンパレータ |
| JPH09116399A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | コンパレータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2936906B2 (ja) | 1999-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990511 |