JPH0231530B2 - - Google Patents
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- JPH0231530B2 JPH0231530B2 JP56057138A JP5713881A JPH0231530B2 JP H0231530 B2 JPH0231530 B2 JP H0231530B2 JP 56057138 A JP56057138 A JP 56057138A JP 5713881 A JP5713881 A JP 5713881A JP H0231530 B2 JPH0231530 B2 JP H0231530B2
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- JP
- Japan
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- transistor
- collector
- base
- emitter
- current
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- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 230000007257 malfunction Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、入力電圧と基準電圧を比較し、それ
に対応した信号を出力するコンパレータ回路に関
する。
に対応した信号を出力するコンパレータ回路に関
する。
従来のコンパレータ回路を第１図を用いて説明
する。トランジスタＱ１とＱ２のエミツタが共通
の定電流源１を介して電源Vccに接続されてい
る。PNPトランジスタＱ１のベースには基準電
圧端子２により基準電圧Vvefが印加され、PNP
トランジスタＱ２のベースには入力電圧端子３に
より入力電圧Vinが印加される。またトランジス
タＱ１及びＱ２のコレクタは、それぞれNPNト
ランジスタＱ３，Ｑ４のコレクタに接続されてい
る。これらのトランジスタＱ３，Ｑ４は、カレン
トミラー回路を形成している。すなわちこれらの
トランジスタＱ３，Ｑ４はエミツタ接地され、ベ
ースが互いに接続されており、またトランジスタ
Ｑ３のコレクタ入力端子とトランジスタＱ３，Ｑ
４の共通ベース端子が接続されている。そのため
トランジスタＱ４のエミツタには常にトランジス
タＱ３と同じ電流が流れるようになつている。こ
れらのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は差
動増巾部５を形成している。またNPNトランジ
スタＱ５が、エミツタ接地されており、そのベー
ス電流入力部７が差動増巾部５を構成するトラン
ジスタＱ４のコレクタに接続されている。またこ
のトランジスタＱ５のコレクタが出力端子６とな
つている。
する。トランジスタＱ１とＱ２のエミツタが共通
の定電流源１を介して電源Vccに接続されてい
る。PNPトランジスタＱ１のベースには基準電
圧端子２により基準電圧Vvefが印加され、PNP
トランジスタＱ２のベースには入力電圧端子３に
より入力電圧Vinが印加される。またトランジス
タＱ１及びＱ２のコレクタは、それぞれNPNト
ランジスタＱ３，Ｑ４のコレクタに接続されてい
る。これらのトランジスタＱ３，Ｑ４は、カレン
トミラー回路を形成している。すなわちこれらの
トランジスタＱ３，Ｑ４はエミツタ接地され、ベ
ースが互いに接続されており、またトランジスタ
Ｑ３のコレクタ入力端子とトランジスタＱ３，Ｑ
４の共通ベース端子が接続されている。そのため
トランジスタＱ４のエミツタには常にトランジス
タＱ３と同じ電流が流れるようになつている。こ
れらのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は差
動増巾部５を形成している。またNPNトランジ
スタＱ５が、エミツタ接地されており、そのベー
ス電流入力部７が差動増巾部５を構成するトラン
ジスタＱ４のコレクタに接続されている。またこ
のトランジスタＱ５のコレクタが出力端子６とな
つている。
以上の構成によるこの回路の動作を基準電圧
Vrefと入力電圧Vinとの関係において説明する。
Vrefと入力電圧Vinとの関係において説明する。
まずVin＞Vrefの場合は、トランジスタＱ１が
導通状態トランジスタＱ２が非導通状態となる。
従つて定電流源１からの電流IEが、トランジスタ
Ｑ１のエミツタ、コレクタ間を流れ増巾されて
αIEとなる。その結果トランジスタＱ３にも電流
αIEが流れる。トランジスタＱ３はトランジスタ
Ｑ４とともにカレントミラー回路を構成してお
り、ベース、エミツタ間電圧が共通であるためト
ランジスタＱ４のコレクタ、エミツタ間にも電流
αIEが流れようとする。ところがトランジスタＱ
４のコレクタに接続されているトランジスタＱ２
は非導通状態にあるため、電流源１からは、電流
は供給されない。このためトランジスタＱ４のコ
レクタに接続されたもう１つのトランジスタＱ５
のベースに蓄積された電荷がすべて奪われてしま
い、いわゆるデイスチヤージされた状態になる。
これによつてトランジスタＱ５はベース、エミツ
タ間電圧がoVになつてしまうため非導通状態に
なる。こうしてトランジスタＱ５のコレクタ、エ
ミツタ間を流れる信号がオフされる。
導通状態トランジスタＱ２が非導通状態となる。
従つて定電流源１からの電流IEが、トランジスタ
Ｑ１のエミツタ、コレクタ間を流れ増巾されて
αIEとなる。その結果トランジスタＱ３にも電流
αIEが流れる。トランジスタＱ３はトランジスタ
Ｑ４とともにカレントミラー回路を構成してお
り、ベース、エミツタ間電圧が共通であるためト
ランジスタＱ４のコレクタ、エミツタ間にも電流
αIEが流れようとする。ところがトランジスタＱ
４のコレクタに接続されているトランジスタＱ２
は非導通状態にあるため、電流源１からは、電流
は供給されない。このためトランジスタＱ４のコ
レクタに接続されたもう１つのトランジスタＱ５
のベースに蓄積された電荷がすべて奪われてしま
い、いわゆるデイスチヤージされた状態になる。
これによつてトランジスタＱ５はベース、エミツ
タ間電圧がoVになつてしまうため非導通状態に
なる。こうしてトランジスタＱ５のコレクタ、エ
ミツタ間を流れる信号がオフされる。
次にVin＜Vrefの場合は、トランジスタＱ１が
非導通状態、トランジスタＱ２が導通状態とな
る。この際、定電流源１からの電流IEはトランジ
スタＱ２のエミツタ、コレクタ間を流れる。トラ
ンジスタＱ１には電流が流れないためトランジス
タＱ３にも電流は流れない。
非導通状態、トランジスタＱ２が導通状態とな
る。この際、定電流源１からの電流IEはトランジ
スタＱ２のエミツタ、コレクタ間を流れる。トラ
ンジスタＱ１には電流が流れないためトランジス
タＱ３にも電流は流れない。
従つてトランジスタＱ３のベース、エミツタ間
電圧はoVであり、トランジスタＱ４も同じ状態
となるから、トランジスタＱ４も非導通状態とな
る。この結果トランジスタＱ２で増巾されて流れ
込む電流αIEはすべてトランジスタＱ５のベース
に流れ込んでトランジスタＱ５は導通状態とな
る。
電圧はoVであり、トランジスタＱ４も同じ状態
となるから、トランジスタＱ４も非導通状態とな
る。この結果トランジスタＱ２で増巾されて流れ
込む電流αIEはすべてトランジスタＱ５のベース
に流れ込んでトランジスタＱ５は導通状態とな
る。
このようにして、入力電圧Vinと基準電圧Vref
との大小関係に応じてトランジスタＱ５をオン、
オフすることによりこれに対応した信号を出力す
るようになつている。
との大小関係に応じてトランジスタＱ５をオン、
オフすることによりこれに対応した信号を出力す
るようになつている。
以上が従来のコンパレータ回路の通常の動作で
あるが、この構成ではVin＝oVの際には誤動作
が起こるという欠点がある。これを以下に説明す
る。
あるが、この構成ではVin＝oVの際には誤動作
が起こるという欠点がある。これを以下に説明す
る。
Vin＜Vrefの時のトランジスタＱ２のコレク
タ、エミツタ電圧VcE（Q2）は、次のように書け
る。
タ、エミツタ電圧VcE（Q2）は、次のように書け
る。
VcE（Q2）＝Vin＋VBE（Q2）−VBE（Q5）
ここでVBE（Q2），VBE（Q5）はトランジスタＱ
２，Ｑ５のそれぞれのベース、エミツタ電圧であ
る。ここでVin＝oVとなると、VBE（Q2）とVBE
（Q5）はほとんど同じ電圧であるためVcE（Q2）
〜oVとなる。この状態ではトランジスタＱ２は
通常の動作ができなくなり、単にダイオードとし
てのみ動作するようになる。すなわち定電流源１
からの電流IEは、トランジスタＱ２のベースへ流
れ出してしまいコレクタの方へは電流は流れな
い。この結果ここに接続されたトランジスタＱ５
のベースには電流が流れ込まなくなり導通状態が
維持できなくなる。すなわちトランジスタＱ５は
誤動作を起こしてしまう。
２，Ｑ５のそれぞれのベース、エミツタ電圧であ
る。ここでVin＝oVとなると、VBE（Q2）とVBE
（Q5）はほとんど同じ電圧であるためVcE（Q2）
〜oVとなる。この状態ではトランジスタＱ２は
通常の動作ができなくなり、単にダイオードとし
てのみ動作するようになる。すなわち定電流源１
からの電流IEは、トランジスタＱ２のベースへ流
れ出してしまいコレクタの方へは電流は流れな
い。この結果ここに接続されたトランジスタＱ５
のベースには電流が流れ込まなくなり導通状態が
維持できなくなる。すなわちトランジスタＱ５は
誤動作を起こしてしまう。
本発明は以上のような従来のコンパレータ回路
の欠点を改良したものであり、入力電圧Vin＝
oVでも誤動作を起こさないようなコンパレータ
回路を提供することを目的とする。
の欠点を改良したものであり、入力電圧Vin＝
oVでも誤動作を起こさないようなコンパレータ
回路を提供することを目的とする。
本発明を図面を用いて以下詳細に説明する。第
２図は本発明の一実施例のコンパレータ回路を示
す回路図である。PNPトランジスタＱ６とＱ７
のエミツタが共通の定電流源８を介して電源Vcc
端子に接続されている。定電流源８は、例えばカ
レントミラー回路を使つて構成する。またトラン
ジスタＱ６のベースには基準電圧端子１０を通し
て基準電圧Vrefが印加され、PNPトランジスタ
Ｑ７のベースには入力電圧端子１１を通じて入力
電圧Vinが印加されるようになつている。またト
ランジスタＱ６，Ｑ７のコレクタはそれぞれ
NPNトランジスタＱ８，Ｑ９のコレクタに接続
されている。トランジスタＱ８，Ｑ９はエミツタ
接地され、互いにベースが接続されている。また
トランジスタＱ８のコレクタとベースは接続され
ている。
２図は本発明の一実施例のコンパレータ回路を示
す回路図である。PNPトランジスタＱ６とＱ７
のエミツタが共通の定電流源８を介して電源Vcc
端子に接続されている。定電流源８は、例えばカ
レントミラー回路を使つて構成する。またトラン
ジスタＱ６のベースには基準電圧端子１０を通し
て基準電圧Vrefが印加され、PNPトランジスタ
Ｑ７のベースには入力電圧端子１１を通じて入力
電圧Vinが印加されるようになつている。またト
ランジスタＱ６，Ｑ７のコレクタはそれぞれ
NPNトランジスタＱ８，Ｑ９のコレクタに接続
されている。トランジスタＱ８，Ｑ９はエミツタ
接地され、互いにベースが接続されている。また
トランジスタＱ８のコレクタとベースは接続され
ている。
このようにしてトランジスタＱ８とＱ９はカレ
ントミラー回路を構成しているしかもトランジス
タＱ９のエミツタ面積はＱ８のエミツタ面積より
大になつている。したがつてトランジスタＱ９の
エミツタを流れる電流は、トランジスタＱ８のエ
ミツタを流れる電流に対して常にそのエミツタ面
積倍の電流値が流れるようになつている。これら
のトランジスタＱ６，Ｑ７，Ｑ８，Ｑ９は差動増
巾部１３を構成している。また差動増巾部１３の
出力端子となるトランジスタＱ９のコレクタは
NPNトランジスタＱ１０のベース電流入力部１
５と接続されている。トランジスタＱ１０はエミ
ツタ接地されており、そのコレクタが出力端子１
４となつている。またトランジスタＱ１０のベー
ス入力部１５には、専用の定電流源９から電流が
供給されるようになつている。以上の構成によつ
てVin＞Vrefの時はトランジスタＱ１０が非導通
状態となり外部信号をオフし、Vin＜Vrefの時は
トランジスタＱ１０が導通状態となり外部信号が
オンとなる。またVin＝oVであつても正確に動
作する。これを以下に詳しく説明する。
ントミラー回路を構成しているしかもトランジス
タＱ９のエミツタ面積はＱ８のエミツタ面積より
大になつている。したがつてトランジスタＱ９の
エミツタを流れる電流は、トランジスタＱ８のエ
ミツタを流れる電流に対して常にそのエミツタ面
積倍の電流値が流れるようになつている。これら
のトランジスタＱ６，Ｑ７，Ｑ８，Ｑ９は差動増
巾部１３を構成している。また差動増巾部１３の
出力端子となるトランジスタＱ９のコレクタは
NPNトランジスタＱ１０のベース電流入力部１
５と接続されている。トランジスタＱ１０はエミ
ツタ接地されており、そのコレクタが出力端子１
４となつている。またトランジスタＱ１０のベー
ス入力部１５には、専用の定電流源９から電流が
供給されるようになつている。以上の構成によつ
てVin＞Vrefの時はトランジスタＱ１０が非導通
状態となり外部信号をオフし、Vin＜Vrefの時は
トランジスタＱ１０が導通状態となり外部信号が
オンとなる。またVin＝oVであつても正確に動
作する。これを以下に詳しく説明する。
まずVin＞Vrefの場合はトランジスタＱ６が導
通状態、トランジスタＱ７が非導通状態となり、
定電流源８から供給される電流IE2はトランジス
タＱ６のエミツタ、コレクタ間を流れ増巾されて
αIE2となる。さらにこの電流はトランジスタＱ８
を流れる。トランジスタＱ９は、トランジスタＱ
８とカレントミラー回路を構成しており、またト
ランジスタＱ９のエミツタ面積Ｓ９がトランジス
タＱ８のエミツタ面積Ｓ８より大であり、例えば
S8：S9＝１：２に形成されているので、トラン
ジスタＱ９にはαIE2の２倍の電流が流れようとす
る。しかしトランジスタＱ９のコレクタに接続さ
れたトランジスタＱ７は非導通状態にあるため、
電流は供給されない。そのためトランジスタＱ１
０のベース側から電流が供給される。トランジス
タＱ１０のベースには、専用の定電流源９から電
流IE3が流れ込んでいるが2αIE2＞IE3ならば、この
電流と、トランジスタＱ１０のベース電荷がトラ
ンジスタＱ９によつて奪われてしまい、トランジ
スタＱ１０のベースはデイスチヤージされて、非
導通状態になる。のようにしてVin＞Vrefのとき
トランジスタＱ１０のコレクタ、エミツタ間を流
れる外部信号をオフできる。以上の条件をまとめ
ると次のようになる。
通状態、トランジスタＱ７が非導通状態となり、
定電流源８から供給される電流IE2はトランジス
タＱ６のエミツタ、コレクタ間を流れ増巾されて
αIE2となる。さらにこの電流はトランジスタＱ８
を流れる。トランジスタＱ９は、トランジスタＱ
８とカレントミラー回路を構成しており、またト
ランジスタＱ９のエミツタ面積Ｓ９がトランジス
タＱ８のエミツタ面積Ｓ８より大であり、例えば
S8：S9＝１：２に形成されているので、トラン
ジスタＱ９にはαIE2の２倍の電流が流れようとす
る。しかしトランジスタＱ９のコレクタに接続さ
れたトランジスタＱ７は非導通状態にあるため、
電流は供給されない。そのためトランジスタＱ１
０のベース側から電流が供給される。トランジス
タＱ１０のベースには、専用の定電流源９から電
流IE3が流れ込んでいるが2αIE2＞IE3ならば、この
電流と、トランジスタＱ１０のベース電荷がトラ
ンジスタＱ９によつて奪われてしまい、トランジ
スタＱ１０のベースはデイスチヤージされて、非
導通状態になる。のようにしてVin＞Vrefのとき
トランジスタＱ１０のコレクタ、エミツタ間を流
れる外部信号をオフできる。以上の条件をまとめ
ると次のようになる。
IE3／αIE2ｍ＝S9／S8
この条件を満足していればVin＞Vrefのときト
ランジスタＱ１０をオフできる。しかし、安定に
動作させるためには例えばｍ＝２でIE3＝IE2がよ
い。
ランジスタＱ１０をオフできる。しかし、安定に
動作させるためには例えばｍ＝２でIE3＝IE2がよ
い。
次にVin＜Vrefの時は、トランジスタＱ６が非
導通状態となりトランジスタＱ７は導通状態とな
る。従つてトランジスタＱ８には電流は流れない
ため、トランジスタＱ９も非導通状態となる。こ
の結果、定電流源８から供給されトランジスタＱ
７を通して増巾された電流は、すべてトランジス
タＱ１０のベースに供給される。またそれに加え
てトランジスタＱ１０のベースにはあらかじめ定
電流源９からも電流IE3が供給されている。こう
して、トランジスタＱ１０は導通状態を維持し、
出力端子はアース電位となる。
導通状態となりトランジスタＱ７は導通状態とな
る。従つてトランジスタＱ８には電流は流れない
ため、トランジスタＱ９も非導通状態となる。こ
の結果、定電流源８から供給されトランジスタＱ
７を通して増巾された電流は、すべてトランジス
タＱ１０のベースに供給される。またそれに加え
てトランジスタＱ１０のベースにはあらかじめ定
電流源９からも電流IE3が供給されている。こう
して、トランジスタＱ１０は導通状態を維持し、
出力端子はアース電位となる。
次に従来回路で誤動作の起こつた場合、すなわ
ちVin＜VrefでVin＝０の場合の本発明の回路の
動作を説明する。
ちVin＜VrefでVin＝０の場合の本発明の回路の
動作を説明する。
この時は、トランジスタＱ７はコレクタ、エミ
ツタ間電圧がほとんどoVになつてしまうため正
常な動作ができずに定電流源２からの電流をベー
ス側に流してしまう。
ツタ間電圧がほとんどoVになつてしまうため正
常な動作ができずに定電流源２からの電流をベー
ス側に流してしまう。
このためトランジスタＱ１０のベースにも、ト
ランジスタＱ７からは電流は供給されない。しか
し、トランジスタＱ１０のベースには専用の定電
流源３が存在するためトランジスタＱ１０は導通
状態を維持することができ、正常に信号を出力で
きる。
ランジスタＱ７からは電流は供給されない。しか
し、トランジスタＱ１０のベースには専用の定電
流源３が存在するためトランジスタＱ１０は導通
状態を維持することができ、正常に信号を出力で
きる。
このように本発明のコンパレータ回路によれ
ば、Vin＞Vrefの時にトランジスタＱ１０をオフ
にし、Vin＜Vrefの時にトランジスタＱ１０をオ
ンにするという動作を確実に行うことができ、し
かもVin＝oVであつても誤動作を起こす心配が
なく、安定に動作する。
ば、Vin＞Vrefの時にトランジスタＱ１０をオフ
にし、Vin＜Vrefの時にトランジスタＱ１０をオ
ンにするという動作を確実に行うことができ、し
かもVin＝oVであつても誤動作を起こす心配が
なく、安定に動作する。
先の実施例の動作条件ではVin＞Vrefでトラン
ジスタＱ１０がオンしている状態と、Vin＜Vref
でトランジスタＱ１０がオフしている状態とのス
イツチングは、正確にVin＝Vrefでは行なわれな
い。すなわちトランジスタＱ６，Ｑ７間にオフセ
ツト電圧が発生したようにして見える。この場
合、Vin＝Vrefの時のトランジスタＱ１０はオン
状態で安定である。もちろんVinとVrefの差が大
きくなるとVinとVrefの大小関係がはつきりして
しまえば、スイツチングは確実に行なわれるので
実用上は問題がない。しかし、次に示すような条
件を整えれば、Vin＝Vrefで正確にスイツチング
が行なわれるようになる。これをひきつづき第２
回を参照して説明する。
ジスタＱ１０がオンしている状態と、Vin＜Vref
でトランジスタＱ１０がオフしている状態とのス
イツチングは、正確にVin＝Vrefでは行なわれな
い。すなわちトランジスタＱ６，Ｑ７間にオフセ
ツト電圧が発生したようにして見える。この場
合、Vin＝Vrefの時のトランジスタＱ１０はオン
状態で安定である。もちろんVinとVrefの差が大
きくなるとVinとVrefの大小関係がはつきりして
しまえば、スイツチングは確実に行なわれるので
実用上は問題がない。しかし、次に示すような条
件を整えれば、Vin＝Vrefで正確にスイツチング
が行なわれるようになる。これをひきつづき第２
回を参照して説明する。
Vin＝Vrefとなつたとき、定電流源８から供給
される電流IE2は、２つのトランジスタＱ６，Ｑ
７に等分されて流れこみ、それぞれIc6，Ic7とな
る。これらは次のように書ける。
される電流IE2は、２つのトランジスタＱ６，Ｑ
７に等分されて流れこみ、それぞれIc6，Ic7とな
る。これらは次のように書ける。
Ic6＝Ic7＝１／２IE2 α
ここでαはユミツタ、コレクタ間の増巾率で、
トランジスタＱ６，Ｑ７の直流増巾率hFEを用い
て次のように書ける。
トランジスタＱ６，Ｑ７の直流増巾率hFEを用い
て次のように書ける。
α＝hFE／１＋hFE
この時S9／S8＝ｍとすれば、トランジスタＱ８，
Ｑ９がカレントミラー回路になつているため、ト
ランジスタＱ９に流れる電流IE9は次のようにな
る。
ランジスタＱ９に流れる電流IE9は次のようにな
る。
IE9＝mIc6＝１／２IE2・α・ｍ
一方トランジスタＱ９にはトランジスタＱ７か
ら電流Ic7が供給されている。従つて、この分を
差し引いたものが定電流源９より供給されていれ
ばよい。この電流IE3は次のようになる。
ら電流Ic7が供給されている。従つて、この分を
差し引いたものが定電流源９より供給されていれ
ばよい。この電流IE3は次のようになる。
IE3＝IE9−Ic7＝１／２IE2α（ｍ−１）
α１であるため例えばｍ＝２とし、
IE3＝１／２IE2とすればよい。
以上のような構成によつて、Vin＞Vrefでトラ
ンジスタＱ１０がオフし、Vin＜Vrefでトランジ
スタＱ１０がオンし、Vin＝0Vでも確実に動作
し、しかもオフセツト電圧は発生しない為Vin＝
VrefでもトランジスタＱ１０の導通状態がスイ
ツチングされる。
ンジスタＱ１０がオフし、Vin＜Vrefでトランジ
スタＱ１０がオンし、Vin＝0Vでも確実に動作
し、しかもオフセツト電圧は発生しない為Vin＝
VrefでもトランジスタＱ１０の導通状態がスイ
ツチングされる。
尚本発明の実施例で用いたエミツタ面積比ｍの
値や２つの定電流源が供給する電流値の比は本文
中で説明した条件を満足していれば他の値を用い
ることもできる。
値や２つの定電流源が供給する電流値の比は本文
中で説明した条件を満足していれば他の値を用い
ることもできる。
第１図は、従来のコンパレータ回路を示す回路
図で、第２図は、本発明のコンパレータ回路の一
実施例を示す回路図である。 ９……定電流源、１０……基準電圧端子、１１
……入力電圧端子、１３……差動増巾部、１４…
…出力端子、１５……ベース電流入力部、Ｑ１０
……トランジスタ。
図で、第２図は、本発明のコンパレータ回路の一
実施例を示す回路図である。 ９……定電流源、１０……基準電圧端子、１１
……入力電圧端子、１３……差動増巾部、１４…
…出力端子、１５……ベース電流入力部、Ｑ１０
……トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位に接続された第１の電流源と、こ
の第１の電流源に夫々のエミツタが共通接続さ
れ、基準電圧及び入力電圧がそれぞれのベースに
入力された第１及び第２のトランジスタと、この
第１のトランジスタのコレクタにコレクタ及びベ
ースが接続され、第２の電位にエミツタが接続さ
れた第３のトランジスタと、前記第２のトランジ
スタのコレクタにコレクタが接続され、前記第３
のトランジスタのベースにベースが接続され、前
記第２の電位にエミツタが接続された第４のトラ
ンジスタと、この第４のトランジスタのコレクタ
と前記第１の電位間に接続された第２の電流源
と、前記第４のトランジスタのコレクタにベース
が接続され、前記第２の電位にエミツタが接続さ
れた第５のトランジスタと、この第５のトランジ
スタのコレクタに接続された出力端子とを備え、
次式 IE3＝１／２IE2α（ｍ−１） 但し、 IE3：第２の電流源の値 IE2：第１の電流源の値 α：第１のトランジスタと第２のトランジスタ
のエミツタ、コレクタ間の増幅率 ｍ：第３のトランジスタと第４のトランジスタ
のエミツタ面積比 を満たすようにしたことを特徴とするコンパレー
タ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057138A JPS57173220A (en) | 1981-04-17 | 1981-04-17 | Comparator circuit |
| US06/367,664 US4529891A (en) | 1981-04-17 | 1982-04-12 | Comparator circuit |
| IT20790/82A IT1152108B (it) | 1981-04-17 | 1982-04-16 | Circuito comparatore |
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