JPS62100019A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62100019A JPS62100019A JP60239707A JP23970785A JPS62100019A JP S62100019 A JPS62100019 A JP S62100019A JP 60239707 A JP60239707 A JP 60239707A JP 23970785 A JP23970785 A JP 23970785A JP S62100019 A JPS62100019 A JP S62100019A
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- JP
- Japan
- Prior art keywords
- circuit
- reference voltage
- power supply
- block
- circuit block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＬ型半導体集積回路に関し、特に多ピン大
電力大規模半４体集積回路に関する。
電力大規模半４体集積回路に関する。
従来この種の半導体集積回路は第２図で示すように、半
導体集積回路２０の中に論理回路と基準電圧源を有する
各々独立した複数の異なった回路ブロックＤ、・・・・
・・伽と、その各々の回路ブロックのグランドを共通に
接続するグランド配線２２と、同じく電源を共通に接続
する電源配線２４と、さらにグランド配線２２に接続し
たグランド端子２１と、同じく電源配線２４に接続した
電源端子２３を有した構成となっている。今ここでこの
集積回路ブロックＤ１だけを使用し、他のり、〜Ｄｎの
回路ブロックを必要としない装置に実装されるものとす
る。このときグランド端子２１と電源端子２３の間に電
源電圧を印加し、共通グランド配線２２と共通電源配Ｉ
ｖＩ１２４によって回路ブロックＤ、に電源電圧が供給
される。しかしこのとき共通グランド配線と共通電源配
線は、機能を必要としない他の回路ブロックＤ２〜Ｄｎ
にも同様に電源電圧を供給することになる。
導体集積回路２０の中に論理回路と基準電圧源を有する
各々独立した複数の異なった回路ブロックＤ、・・・・
・・伽と、その各々の回路ブロックのグランドを共通に
接続するグランド配線２２と、同じく電源を共通に接続
する電源配線２４と、さらにグランド配線２２に接続し
たグランド端子２１と、同じく電源配線２４に接続した
電源端子２３を有した構成となっている。今ここでこの
集積回路ブロックＤ１だけを使用し、他のり、〜Ｄｎの
回路ブロックを必要としない装置に実装されるものとす
る。このときグランド端子２１と電源端子２３の間に電
源電圧を印加し、共通グランド配線２２と共通電源配Ｉ
ｖＩ１２４によって回路ブロックＤ、に電源電圧が供給
される。しかしこのとき共通グランド配線と共通電源配
線は、機能を必要としない他の回路ブロックＤ２〜Ｄｎ
にも同様に電源電圧を供給することになる。
従って回路ブロックＤ２〜Ｄｎは無だな電力を消費する
という欠点があった。
という欠点があった。
また、第３図に示すような従来の半導体集積回路は、半
導体集積回路３０の中に複数の異なった回路ブロックＥ
、〜Ｅｎを有する。
導体集積回路３０の中に複数の異なった回路ブロックＥ
、〜Ｅｎを有する。
これらの回路ブロックはそのグランドをグランド配線３
２によって共通に接続され、さらにグランド配線はグラ
ンド端子３１に接続されている。
２によって共通に接続され、さらにグランド配線はグラ
ンド端子３１に接続されている。
壕だ、各々の回路ブロックＥ、〜Ｅｎの電源は各々の電
源配置Ｇ、−Ｄｎにより、各々独立した電源端子Ｆ、〜
Ｆｎに接続されている。
源配置Ｇ、−Ｄｎにより、各々独立した電源端子Ｆ、〜
Ｆｎに接続されている。
ここで、この集積回路を特定の回路ブロックＥ。
だけを使用し、他の回路ブロックＥ、〜Ｅｎを必要とし
ない装置に実装する場合、回路ブロックＥ、の電源端子
Ｆ、にのみ電源電圧を印加し、他の回路ブロックＥ、〜
Ｅｎのｔ源端子Ｆ、〜Ｆｎには電源電圧を印加しない。
ない装置に実装する場合、回路ブロックＥ、の電源端子
Ｆ、にのみ電源電圧を印加し、他の回路ブロックＥ、〜
Ｅｎのｔ源端子Ｆ、〜Ｆｎには電源電圧を印加しない。
従って必要とする回路ブロックにのみ電源電圧が印加さ
ノ１．ることにより、このため無だな電力を消費するこ
とがなくなる。しかしこの第３図の集積回路では複数の
回路ブロックの各々に電源配線と電源端子を設ける必要
があり、このため電源配線が複雑になったシ、信号線が
制約されるという欠点があった。
ノ１．ることにより、このため無だな電力を消費するこ
とがなくなる。しかしこの第３図の集積回路では複数の
回路ブロックの各々に電源配線と電源端子を設ける必要
があり、このため電源配線が複雑になったシ、信号線が
制約されるという欠点があった。
本発明は、動作制御端子を有する各々の基準電圧源を各
々複数の回路ブロックの定電流源回路に接続している構
成を有している。
々複数の回路ブロックの定電流源回路に接続している構
成を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
半導体集積回路１０の中に多数の定電流源よりなる論理
回路を含む回路ブロックＡ、〜Ａｎとその各回路ブロッ
クの中の定電流源に基準電圧を与えるための各々の基準
電圧源Ｂ、〜Ｂｎを有し、さらに基準電圧源Ｂ１〜Ｂｎ
Ｋは各々動作制御端子Ｃ１〜Ｃｎを有している。また全
ての回路ブロックと全ての基準電圧源のグランドと電源
は、その各々のグランドをグランド配線１２によって共
通接続し、そしてグランド端子１１に接続されている。
回路を含む回路ブロックＡ、〜Ａｎとその各回路ブロッ
クの中の定電流源に基準電圧を与えるための各々の基準
電圧源Ｂ、〜Ｂｎを有し、さらに基準電圧源Ｂ１〜Ｂｎ
Ｋは各々動作制御端子Ｃ１〜Ｃｎを有している。また全
ての回路ブロックと全ての基準電圧源のグランドと電源
は、その各々のグランドをグランド配線１２によって共
通接続し、そしてグランド端子１１に接続されている。
また同じくその各々の電源を電源配線１４によって共通
接続し、そして電源端子１３に接続されている。
接続し、そして電源端子１３に接続されている。
また、回路ブロックＡ！〜Ｍはそれぞれ異なった論理動
作を行なうため、それぞれ異なった論理回路である。ま
た基準電圧源Ｂ１〜Ｂｎは、同一の回路構成である。
作を行なうため、それぞれ異なった論理回路である。ま
た基準電圧源Ｂ１〜Ｂｎは、同一の回路構成である。
ここでグランド端子１１と電源端子１３０間に電源電圧
を印加した場合に動作制御端子Ｃ１がグランド端子１１
に外部接続しているとき基準電圧出力線１６に所定の基
準電圧が得られる様に基準電圧源Ｂ、内の各素子が調整
されているものとする。
を印加した場合に動作制御端子Ｃ１がグランド端子１１
に外部接続しているとき基準電圧出力線１６に所定の基
準電圧が得られる様に基準電圧源Ｂ、内の各素子が調整
されているものとする。
このときの基準電圧は基準電圧出力線によって回路ブロ
ックＡ、の各論理回路の定電流源に一定電流を流し、回
路ブロックを論理動作可能な状態にする。
ックＡ、の各論理回路の定電流源に一定電流を流し、回
路ブロックを論理動作可能な状態にする。
まだ動作制御端子Ｃ１が電源端子１３に外部接続されて
いるとき基準電圧源Ｂ、内のトランジスタ１５はカット
オフとなって基準電圧出力線１６は電源電圧と同じ電位
となる。このとき回路ブロックＡ１の各論理回路の定電
流源回路の各トランジスタもカットオフとなって、回路
ブロックＡ１には電流が流れず、論理動作も不可能にな
る。
いるとき基準電圧源Ｂ、内のトランジスタ１５はカット
オフとなって基準電圧出力線１６は電源電圧と同じ電位
となる。このとき回路ブロックＡ１の各論理回路の定電
流源回路の各トランジスタもカットオフとなって、回路
ブロックＡ１には電流が流れず、論理動作も不可能にな
る。
以下、他の基準電圧源Ｂ、〜Ｂｎと他の回路ブロックＡ
２〜Ａｎも同様に各々の動作制御端子Ｃ２〜Ｃｎの外部
接続状態によってそれぞれの回路ブロックを電流の流れ
る論理動作可能状態と電流の流れない動作子ロＩ能な状
態とすることが出来る。
２〜Ａｎも同様に各々の動作制御端子Ｃ２〜Ｃｎの外部
接続状態によってそれぞれの回路ブロックを電流の流れ
る論理動作可能状態と電流の流れない動作子ロＩ能な状
態とすることが出来る。
従って本発明の半導体集積回路では、Ａ１〜Ａｎ。
中の特定の回路ブロックのみを使用するとさ、その使用
する回路ブロックに基準電圧出力線を受続している基準
電圧源の動作制御端子をグランド端子に接続し、他の動
作制御端子を電源重子ＶＣＦ：続することにより、共通
のグランド配線及び電源配線を用いていても、必要な回
路ブロックのみに、電源電流を供給し、他の不要な回路
ブロックには電流を流さない様にすることが出来る。
する回路ブロックに基準電圧出力線を受続している基準
電圧源の動作制御端子をグランド端子に接続し、他の動
作制御端子を電源重子ＶＣＦ：続することにより、共通
のグランド配線及び電源配線を用いていても、必要な回
路ブロックのみに、電源電流を供給し、他の不要な回路
ブロックには電流を流さない様にすることが出来る。
以上説明（７たように、本発明は複数の基＄電圧源の各
々に動作制御端子を設けたことによや、咄−の共通電源
配線を用いていても必要な回路ブロックのみに電源電流
を供給することが出来、従って無だな電力を消費しない
という効果がある。
々に動作制御端子を設けたことによや、咄−の共通電源
配線を用いていても必要な回路ブロックのみに電源電流
を供給することが出来、従って無だな電力を消費しない
という効果がある。
第１図は本発明の一実施例を示す回路図、第２図と第３
図は従来の半導体集積回路を示す回路図である。 １０、２０．３０・・・・・・半導体集積回路、１１，
２１゜３１・・・・・・グランド端子、１２．２２．３
２・川・・グランド配線、１３．２３． ｋ’１−Ｆｎ
・−−−−−電源端子、１４゜２４、 Ｇ、−−Ｏｎ
−−−−−−電源配線、Ａ、〜Ａｎ、 Ｄ、−Ｄｎ、
Ｅ。 〜Ｅｎ・・・・・・回路ブロック、Ｂ１〜Ｂｎ・・・・
・・基準電圧源、Ｃ，−Ｃｎ・・・・・・基準電圧源動
作制御端子、１５・・・・・・トランジスタ、１６・・
・・・・基準電圧出力配線。 代理人 弁理士 内 原 晋ソ″、□゛） ８ Ｉ 区 ８３ 区
図は従来の半導体集積回路を示す回路図である。 １０、２０．３０・・・・・・半導体集積回路、１１，
２１゜３１・・・・・・グランド端子、１２．２２．３
２・川・・グランド配線、１３．２３． ｋ’１−Ｆｎ
・−−−−−電源端子、１４゜２４、 Ｇ、−−Ｏｎ
−−−−−−電源配線、Ａ、〜Ａｎ、 Ｄ、−Ｄｎ、
Ｅ。 〜Ｅｎ・・・・・・回路ブロック、Ｂ１〜Ｂｎ・・・・
・・基準電圧源、Ｃ，−Ｃｎ・・・・・・基準電圧源動
作制御端子、１５・・・・・・トランジスタ、１６・・
・・・・基準電圧出力配線。 代理人 弁理士 内 原 晋ソ″、□゛） ８ Ｉ 区 ８３ 区
Claims (1)
- 定電流源回路で構成されたＣＭＬ型論理回路よりなる論
理的に独立した複数の異なった回路ブロックを有し、さ
らに前記各々の回路ブロックの定電流源回路に接続され
た各々の基準電圧源を有し、さらに前記基準電圧源の各
々に動作制御端子を有したことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239707A JPS62100019A (ja) | 1985-10-25 | 1985-10-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239707A JPS62100019A (ja) | 1985-10-25 | 1985-10-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100019A true JPS62100019A (ja) | 1987-05-09 |
Family
ID=17048726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239707A Pending JPS62100019A (ja) | 1985-10-25 | 1985-10-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278465A (en) * | 1990-11-06 | 1994-01-11 | Nec Corporation | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits |
-
1985
- 1985-10-25 JP JP60239707A patent/JPS62100019A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278465A (en) * | 1990-11-06 | 1994-01-11 | Nec Corporation | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits |
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