JPS6139564A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6139564A JPS6139564A JP15932184A JP15932184A JPS6139564A JP S6139564 A JPS6139564 A JP S6139564A JP 15932184 A JP15932184 A JP 15932184A JP 15932184 A JP15932184 A JP 15932184A JP S6139564 A JPS6139564 A JP S6139564A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuits
- power supply
- logic
- integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２組の論理回路を有する集積回路に関する
もので、更に詳細には、電源の極性を選択することによ
って２種のうちのいずれか一方の論理回路を使用可能に
することを特徴とする集積回路に関するものである。
もので、更に詳細には、電源の極性を選択することによ
って２種のうちのいずれか一方の論理回路を使用可能に
することを特徴とする集積回路に関するものである。
一般に知られている論理回路にはＡＮＤ回路とＯＲ回路
とがあり、これら回路に電流スイッチを組合せてＮＡＮ
ＤＡＮＤ回路はＮＯＲ回路として広く使用されている。
とがあり、これら回路に電流スイッチを組合せてＮＡＮ
ＤＡＮＤ回路はＮＯＲ回路として広く使用されている。
しかし、上記理論回路は電源の極性は１つに限られ、逆
極性の電源を加えると正常な動作をしなかったり、損傷
をきたすなどの特性を有している。
極性の電源を加えると正常な動作をしなかったり、損傷
をきたすなどの特性を有している。
したがって、２種類の集積回路を別々に生産し、使用に
供されるまでの開は種類別に在庫管理する必要があった
。
供されるまでの開は種類別に在庫管理する必要があった
。
この発明は、上記問題を解決することを企図してなされ
たもので、上記問題点を解決するための手段は、１つの
集積チップ上に、異なる論理回路から成る２組の回路を
形成し、電源の極性な正逆に変化させることにより、希
望する論理回路を選択できるようにしたことを特徴とす
る集積回路を提供しようとするものである。
たもので、上記問題点を解決するための手段は、１つの
集積チップ上に、異なる論理回路から成る２組の回路を
形成し、電源の極性な正逆に変化させることにより、希
望する論理回路を選択できるようにしたことを特徴とす
る集積回路を提供しようとするものである。
すなわち、この発明は、１つの集積チップ上に、論理回
路と、その入出力を制御する制御回路と、これら２回路
に一方向にのみ電流を流すための素子とで構成される第
１の回路と、前記論理回路と異なる機能を有する論理回
路と、前記制御回路及び素子と同様の機能を有する制御
回路及び素子とで構成される第２の回路との２組の回路
を形成し、これら２組の回路の入力出ピンを並列に接続
するとともに、電源ピンを互いに逆向きになるように選
択的に接続可能番と形成して成ることを特徴とする集積
回路に関するものである。
路と、その入出力を制御する制御回路と、これら２回路
に一方向にのみ電流を流すための素子とで構成される第
１の回路と、前記論理回路と異なる機能を有する論理回
路と、前記制御回路及び素子と同様の機能を有する制御
回路及び素子とで構成される第２の回路との２組の回路
を形成し、これら２組の回路の入力出ピンを並列に接続
するとともに、電源ピンを互いに逆向きになるように選
択的に接続可能番と形成して成ることを特徴とする集積
回路に関するものである。
上記の技術的手段は次、のように作用する。すなわち、
電源ピンの極性を変えることにより、いずれか一方の論
理回路を含む第１又は第２の回路を機能させて、所望の
論理回路を選択的に作用させるようにしたことを特徴と
するものである。
電源ピンの極性を変えることにより、いずれか一方の論
理回路を含む第１又は第２の回路を機能させて、所望の
論理回路を選択的に作用させるようにしたことを特徴と
するものである。
以下にこの発明の実施例を添付図面に基づいて詳細に説
明する。
明する。
第１図はこの発明の集積回路のブロック図、第２図はそ
の具体的回路図を示すもので、図中、（１）はＯＲ回路
を示し、このＯＲ回路（１）の入力側及び出力側には、
その入出力を能動状態にするか非能動状態（ハイインピ
ーダンス状態）にするかを制御するトライステートバッ
ファ等の制御回路（２）が接続され、かつ、これらＯＲ
回路（１）及び制御回路（２）には、電源ピン（３）か
らの電流を一方向にのみ流す素子すなわちダイオード（
４）が接続されている。
の具体的回路図を示すもので、図中、（１）はＯＲ回路
を示し、このＯＲ回路（１）の入力側及び出力側には、
その入出力を能動状態にするか非能動状態（ハイインピ
ーダンス状態）にするかを制御するトライステートバッ
ファ等の制御回路（２）が接続され、かつ、これらＯＲ
回路（１）及び制御回路（２）には、電源ピン（３）か
らの電流を一方向にのみ流す素子すなわちダイオード（
４）が接続されている。
そして、これらＯＲ回路（１）、制御回路（２）及びダ
イオード（４）にて第１の回路（５）が構成されている
。この第１の回路（５）は電源ピン（３）がプラスの状
態のとき作動するようになっている。
イオード（４）にて第１の回路（５）が構成されている
。この第１の回路（５）は電源ピン（３）がプラスの状
態のとき作動するようになっている。
また、（６）はＡＮＤ回路であって、このＡＮＤ回路に
は、前記制御回路（２）及びダイオード（４）と同様の
機能を有する制御回路（７）及びダイオード（８）が同
様の態様で接続されて、第２の回路（９）を構成してい
る。この第２の回路（９）は電源ピンａαがプラスの状
態のとき作動しつるようになっている。
は、前記制御回路（２）及びダイオード（４）と同様の
機能を有する制御回路（７）及びダイオード（８）が同
様の態様で接続されて、第２の回路（９）を構成してい
る。この第２の回路（９）は電源ピンａαがプラスの状
態のとき作動しつるようになっている。
上記のように構成される第１の回路（５）及び第２の回
路（９）は１つの集積チップαυ上に形成されており、
そして、これら２組の回路（５）及び（８）には入出力
ピンａ２αＪ及びα４が並列に接続されている。また、
前記電源ピン（３）とα〔は互いに逆向きになるように
選択的に接続可能に形成されている。
路（９）は１つの集積チップαυ上に形成されており、
そして、これら２組の回路（５）及び（８）には入出力
ピンａ２αＪ及びα４が並列に接続されている。また、
前記電源ピン（３）とα〔は互いに逆向きになるように
選択的に接続可能に形成されている。
上記のように構成されるこの発明の集積回路において、
一方の電源シン（３）をプラスにし、他方の電源ピンα
＠をマイナスに接続すると、ＯＲ回路（１）に電圧が負
荷されると同時に、制御回路（２）が作動して、第１の
回路（５）はピン（１２＋ （１３を入力、ピンＱ４１
を出力とするＮＯＲ回路として働く。このとき、第２の
回路（９）は機能しない。
一方の電源シン（３）をプラスにし、他方の電源ピンα
＠をマイナスに接続すると、ＯＲ回路（１）に電圧が負
荷されると同時に、制御回路（２）が作動して、第１の
回路（５）はピン（１２＋ （１３を入力、ピンＱ４１
を出力とするＮＯＲ回路として働く。このとき、第２の
回路（９）は機能しない。
逆に、電源ピンααをプラスにし、電源ピン（３）をマ
イナスに接続すると、ＡＮＤ回路（６）に電圧が負荷さ
れると同時に、制御回路（７）が作動して、第２の回路
（９）はピンα７Ｊａ４１を入力、ピンαＪを出力とす
るＮＡＮＤ回路として働く。このとき、第１の回路（５
）は機能しない。
イナスに接続すると、ＡＮＤ回路（６）に電圧が負荷さ
れると同時に、制御回路（７）が作動して、第２の回路
（９）はピンα７Ｊａ４１を入力、ピンαＪを出力とす
るＮＡＮＤ回路として働く。このとき、第１の回路（５
）は機能しない。
したがって、組立時に所望の機能が得られる状態に電源
ピン（３）、ａ■及び入出力ピンαり、Ｑ３１． （１
４１を接続すればよい。
ピン（３）、ａ■及び入出力ピンαり、Ｑ３１． （１
４１を接続すればよい。
以上に説明したように、この発明の集積回路によれば、
１つの集積チップ上に、２種の論理回路を組込み、かつ
、電源の極性を選択することにより、いずれかの論理回
路を機能させることができるため、従来２種の集積回路
を別々に生産し、使用に至るまで個別的に在庫管理して
いた手間を大幅に低減することができ、しかも、組立作
業においても、接ｈｃを正逆いずれかにすればよいため
、組立作業の迅速化が図れるなどの優れた効果が得られ
るので、その利用価値は顕著である。
１つの集積チップ上に、２種の論理回路を組込み、かつ
、電源の極性を選択することにより、いずれかの論理回
路を機能させることができるため、従来２種の集積回路
を別々に生産し、使用に至るまで個別的に在庫管理して
いた手間を大幅に低減することができ、しかも、組立作
業においても、接ｈｃを正逆いずれかにすればよいため
、組立作業の迅速化が図れるなどの優れた効果が得られ
るので、その利用価値は顕著である。
第１図はこの発明の集積回路のブロック図、第２図は集
積回路の具体的回路図である。 〔符号説明〕 （υ・・・・・・ＯＲ回路（論理回路）＋２１ ＋７１
・・・・・・制御回路 ＋３１ （１０１・・・・
・・電源ピン＋４１ ＋８１・・・・・・ダイオード（
素子）（５）・・・・・・第１の回路 （６）・・・・・・ＡＮＤ回路（論理回路）＋９ｙ７・
・・・・第２の回路 αＤ・・・・・・集積チップ
積回路の具体的回路図である。 〔符号説明〕 （υ・・・・・・ＯＲ回路（論理回路）＋２１ ＋７１
・・・・・・制御回路 ＋３１ （１０１・・・・
・・電源ピン＋４１ ＋８１・・・・・・ダイオード（
素子）（５）・・・・・・第１の回路 （６）・・・・・・ＡＮＤ回路（論理回路）＋９ｙ７・
・・・・第２の回路 αＤ・・・・・・集積チップ
Claims (1)
- １つの集積チップ上に、論理回路と、その入出力を制
御する制御回路と、これら２回路に一方向にのみ電流を
流すための素子とで構成される第１の回路と、前記論理
回路と異なる機能を有する論理回路と、前記制御回路及
び素子と同様の機能を有する制御回路及び素子とで構成
される第２の回路との２組の回路を形成し、これら２組
の回路の入出力ピンを並列に接続するとともに、電源ピ
ンを互いに逆向きになるように選択的に接続可能に形成
して成ることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15932184A JPS6139564A (ja) | 1984-07-31 | 1984-07-31 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15932184A JPS6139564A (ja) | 1984-07-31 | 1984-07-31 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139564A true JPS6139564A (ja) | 1986-02-25 |
Family
ID=15691245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15932184A Pending JPS6139564A (ja) | 1984-07-31 | 1984-07-31 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139564A (ja) |
-
1984
- 1984-07-31 JP JP15932184A patent/JPS6139564A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3663837A (en) | Tri-stable state circuitry for digital computers | |
| JPS61283092A (ja) | リセツトあるいはセツト付記憶回路を有した半導体集積回路 | |
| US4066915A (en) | Memory circuit | |
| US4031413A (en) | Memory circuit | |
| US2913704A (en) | Multiple emitter matrices | |
| KR860002827A (ko) | 적응성이 향상된 반도체 메모리장치 | |
| JPS6139564A (ja) | 集積回路 | |
| US3582682A (en) | Data bus transfer system | |
| JPH0350905A (ja) | トランジスタ回路 | |
| JPS62192085A (ja) | ビツト処理回路 | |
| RU2006967C1 (ru) | Элемент памяти | |
| SU381098A1 (ru) | Симметричный тиристорный элемент намяти | |
| US3735155A (en) | Integrated bistable stage having mos field effect transistors | |
| JPS6223923B2 (ja) | ||
| JPH0250394A (ja) | 半導体集積回路 | |
| JPH0580829B2 (ja) | ||
| JPS6155774A (ja) | １チツプマイクロコンピユ−タ | |
| JPS62100019A (ja) | 半導体集積回路 | |
| JPH04190467A (ja) | 半導体集積回路装置 | |
| JPS62145901A (ja) | 発振回路 | |
| JPS6111796A (ja) | 電源電圧分圧回路 | |
| JPS63215052A (ja) | 半導体集積回路装置 | |
| JPS59186192A (ja) | 半導体記憶装置 | |
| JPH04196915A (ja) | フリップフロップ回路 | |
| JPH02149999A (ja) | レベルホールド回路 |