JPH03148913A - 低消費電力型入力回路 - Google Patents
低消費電力型入力回路Info
- Publication number
- JPH03148913A JPH03148913A JP1286346A JP28634689A JPH03148913A JP H03148913 A JPH03148913 A JP H03148913A JP 1286346 A JP1286346 A JP 1286346A JP 28634689 A JP28634689 A JP 28634689A JP H03148913 A JPH03148913 A JP H03148913A
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- JP
- Japan
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- input
- circuit
- input circuit
- power consumption
- power
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、相補形金属酸化被膜半導体（ＣＭＯＳ）から
なる集積回路に適用するのに好適な、低消費電力型入力
回路に関する。
なる集積回路に適用するのに好適な、低消費電力型入力
回路に関する。
集積回路には、入力端子からの入力信号を内部の処理回
路へ受は渡すための、例えばＣＭＯＳからなる入力回路
が設けられている。このようなＣＭＯＳは、入力信号が
適正な作動電圧（ＯＶｏｒ電源電圧）であれば、電力を
ほとんど消費せずに作動できるという利点がある。 しかしながら、当該集積回路の入力端子にＴＴＬ（）ト
ランジスタ・トランジスタ・ロジック）レベルの信号（
例えばハイレベル＝２．４Ｖ、ローレベル＝０．８Ｖ）
が入力された場合、その入力回路には貫通電流が流れ、
電力が消費されてしまう、特に、多くの入力端子を有す
る集積回路においては、入力回路をその入力端子数に応
じて多く有しているため、前記貫通電流が流れた場合に
は非常に大きな電力が消費されることになる。
路へ受は渡すための、例えばＣＭＯＳからなる入力回路
が設けられている。このようなＣＭＯＳは、入力信号が
適正な作動電圧（ＯＶｏｒ電源電圧）であれば、電力を
ほとんど消費せずに作動できるという利点がある。 しかしながら、当該集積回路の入力端子にＴＴＬ（）ト
ランジスタ・トランジスタ・ロジック）レベルの信号（
例えばハイレベル＝２．４Ｖ、ローレベル＝０．８Ｖ）
が入力された場合、その入力回路には貫通電流が流れ、
電力が消費されてしまう、特に、多くの入力端子を有す
る集積回路においては、入力回路をその入力端子数に応
じて多く有しているため、前記貫通電流が流れた場合に
は非常に大きな電力が消費されることになる。
【課題が達成しようとする課題１
従って、前記の貫通電流は、集積回路の機能には関係が
なく−却うて無駄な電力を消費させるばかりか、その電
流分だけ、−電源回路を強化しなければならないという
問題点を生じさせる。 本発明は、前記従来の問題点を解消するべくなされたも
ので、半導体装置の使用していない回路に貫通電流が流
れるのを制限乃至は防止して、消費電力を低減させるこ
とができる低消費電力型入力回路を提供することを課題
とする。 【課題を達成するための手段】 本発明は、半導体装置において、半導体装置の入力回路
に、当該入力回路に貫通電流が流れるのを制限するため
の回路を設けたことにより、前記課題を達成したもので
ある。
なく−却うて無駄な電力を消費させるばかりか、その電
流分だけ、−電源回路を強化しなければならないという
問題点を生じさせる。 本発明は、前記従来の問題点を解消するべくなされたも
ので、半導体装置の使用していない回路に貫通電流が流
れるのを制限乃至は防止して、消費電力を低減させるこ
とができる低消費電力型入力回路を提供することを課題
とする。 【課題を達成するための手段】 本発明は、半導体装置において、半導体装置の入力回路
に、当該入力回路に貫通電流が流れるのを制限するため
の回路を設けたことにより、前記課題を達成したもので
ある。
【作用１
半導体装置には、複数の入力回路個々を介して各々入力
信号を入力し、その各々について処理を実行するものが
ある。当該入力回路に繋がる処理回路は、常時使用され
るのではなく、必要に応じて使用されるものである。こ
の処理回路を使用しない場合に、その入力回路にＴＴＬ
−レベルが入力されると貫通電流が流れ、当該入力回路
で電力を消費することとなる。 そこで、発明者は、必要なときのみ入力回路を動作させ
て、貫通電流が流れるのを防止するべく、本発明を創案
したものである。 従って、入力回路に不必要な貫通電流が流れることを防
止できるため、半導体装置の消費電力を確実に低減させ
得る。 【実施例】 以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、半導体装置において、第１図に示すよう
な、複数の、ＣＭＯＳからなる入力回路１０の消費電力
を低減しようとするものである。 第１図に示すように、各入力回路１ｏには、トランジス
タからなるスイッチング素子１２を介して、電源から電
圧Ｖｄｄが印加されるようになっている。当該スイッチ
ング素子１２には、入力回路１０以降の処理回路の動作
が不必要なときに、これらスイッチング素子１２にイン
バータ１６を介してオフ信号を入力するための、チップ
イネーブル回路（図示省略）がチップイネーブル端子１
４を介して接続されている。このチッ１イネーブル回路
は、全ての入力信号が、例えば第２図に示すように、０
．８〜２．４ （Ｖ）の範囲内のとき、前記処理回路の
動作が不必要と判断して前記スイッチング素子１２をオ
フさせることができる。 なお、第１図において、符号１６はインバータであり、
チップイネーブル端子１４の出力を反転するものである
。又、符号１８は入力回路１０へ入力信号を伝達するた
めの端子である。 実施例の入力回路１０は、入力端子１６からの入力信号
に従って動作するが、その際、スイッチング素子１２を
介して電源電圧Ｖｄｄが印加される。 第２図に示すように、入力信号が、０．８ｖ以下又は２
．４ｖ以上の正常状態の場合、入力回路１０はオン、又
はオフのいずれかの状態をとり、貫通電流が流れないと
考えられるため、チップイネーブル端子１４から入力は
しない。 一方、入力信号が０．８Ｖから２，４Ｖの間の中間電位
である場合、チップイネーブル端子１４からオフ信号を
スイッチング素子１２に入力する。 これは、当該信号電圧が、当該入力回路１０を動作させ
るのに充分ではなく、過渡的なものであり、入力回路１
０を動作させる代わりに貫通電流を流してしまう不必要
なものだからである。 従って、入力信号が中間電位のときには、チップイネー
ブル端子１４からのオフ信号によりスイッチング素子１
２が入力回路１０への電源供給を遮断するため、入力回
路１０に不必要な貫通電流が流れることがなくなる。こ
れにより、入力回路１０での電力の消費が低減する。 なお、前記実施例においては、チップイネーブル端子１
４からの入力で全てのスイッチング素子１２を動作させ
て、入力回路１０での貫通電流を制限していたが、本発
明に係る貫通電流を制限するためのめ回路は、このよう
なものに限定されるものではない、例えば、−群の入力
回路１０を複数のブロック（１又は２以上の入力回路を
含む）に分け、当該ブロック毎にチップイネーブル回路
を設け、当該ブロック毎に貫通電流を制限するようにし
てもよい。
信号を入力し、その各々について処理を実行するものが
ある。当該入力回路に繋がる処理回路は、常時使用され
るのではなく、必要に応じて使用されるものである。こ
の処理回路を使用しない場合に、その入力回路にＴＴＬ
−レベルが入力されると貫通電流が流れ、当該入力回路
で電力を消費することとなる。 そこで、発明者は、必要なときのみ入力回路を動作させ
て、貫通電流が流れるのを防止するべく、本発明を創案
したものである。 従って、入力回路に不必要な貫通電流が流れることを防
止できるため、半導体装置の消費電力を確実に低減させ
得る。 【実施例】 以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、半導体装置において、第１図に示すよう
な、複数の、ＣＭＯＳからなる入力回路１０の消費電力
を低減しようとするものである。 第１図に示すように、各入力回路１ｏには、トランジス
タからなるスイッチング素子１２を介して、電源から電
圧Ｖｄｄが印加されるようになっている。当該スイッチ
ング素子１２には、入力回路１０以降の処理回路の動作
が不必要なときに、これらスイッチング素子１２にイン
バータ１６を介してオフ信号を入力するための、チップ
イネーブル回路（図示省略）がチップイネーブル端子１
４を介して接続されている。このチッ１イネーブル回路
は、全ての入力信号が、例えば第２図に示すように、０
．８〜２．４ （Ｖ）の範囲内のとき、前記処理回路の
動作が不必要と判断して前記スイッチング素子１２をオ
フさせることができる。 なお、第１図において、符号１６はインバータであり、
チップイネーブル端子１４の出力を反転するものである
。又、符号１８は入力回路１０へ入力信号を伝達するた
めの端子である。 実施例の入力回路１０は、入力端子１６からの入力信号
に従って動作するが、その際、スイッチング素子１２を
介して電源電圧Ｖｄｄが印加される。 第２図に示すように、入力信号が、０．８ｖ以下又は２
．４ｖ以上の正常状態の場合、入力回路１０はオン、又
はオフのいずれかの状態をとり、貫通電流が流れないと
考えられるため、チップイネーブル端子１４から入力は
しない。 一方、入力信号が０．８Ｖから２，４Ｖの間の中間電位
である場合、チップイネーブル端子１４からオフ信号を
スイッチング素子１２に入力する。 これは、当該信号電圧が、当該入力回路１０を動作させ
るのに充分ではなく、過渡的なものであり、入力回路１
０を動作させる代わりに貫通電流を流してしまう不必要
なものだからである。 従って、入力信号が中間電位のときには、チップイネー
ブル端子１４からのオフ信号によりスイッチング素子１
２が入力回路１０への電源供給を遮断するため、入力回
路１０に不必要な貫通電流が流れることがなくなる。こ
れにより、入力回路１０での電力の消費が低減する。 なお、前記実施例においては、チップイネーブル端子１
４からの入力で全てのスイッチング素子１２を動作させ
て、入力回路１０での貫通電流を制限していたが、本発
明に係る貫通電流を制限するためのめ回路は、このよう
なものに限定されるものではない、例えば、−群の入力
回路１０を複数のブロック（１又は２以上の入力回路を
含む）に分け、当該ブロック毎にチップイネーブル回路
を設け、当該ブロック毎に貫通電流を制限するようにし
てもよい。
以上説明した通り、本発明によれば、入力回路に不必要
な貫通電流が流れるのを防止できるため、半導体装置の
消費電力を確実に低減し得るという優れた効果が得られ
る。
な貫通電流が流れるのを防止できるため、半導体装置の
消費電力を確実に低減し得るという優れた効果が得られ
る。
第１図は、本発明の実施例に係る、入力回路に設けた消
：ｆ電力低減回路を示す回路図、第２図は、前記実施例
の作用を説明するための線図である。 １０・・・入力回路、 １２・−・スイッチング素子、 １４・・・チップイネーブル端子、 １８・・・入力端子。
：ｆ電力低減回路を示す回路図、第２図は、前記実施例
の作用を説明するための線図である。 １０・・・入力回路、 １２・−・スイッチング素子、 １４・・・チップイネーブル端子、 １８・・・入力端子。
Claims (1)
- （１）半導体装置において、 半導体装置の入力回路に、当該入力回路に貫通電流が流
れるのを制限するための回路を設けたことを特徴とする
低消費電力型入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286346A JPH03148913A (ja) | 1989-11-02 | 1989-11-02 | 低消費電力型入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286346A JPH03148913A (ja) | 1989-11-02 | 1989-11-02 | 低消費電力型入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148913A true JPH03148913A (ja) | 1991-06-25 |
Family
ID=17703200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286346A Pending JPH03148913A (ja) | 1989-11-02 | 1989-11-02 | 低消費電力型入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148913A (ja) |
-
1989
- 1989-11-02 JP JP1286346A patent/JPH03148913A/ja active Pending
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