JPH03132112A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03132112A JPH03132112A JP1270891A JP27089189A JPH03132112A JP H03132112 A JPH03132112 A JP H03132112A JP 1270891 A JP1270891 A JP 1270891A JP 27089189 A JP27089189 A JP 27089189A JP H03132112 A JPH03132112 A JP H03132112A
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- JP
- Japan
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- buffer circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に入力バッフ
ァ回路を含む半導体集積回路装置に関する。
ァ回路を含む半導体集積回路装置に関する。
従来のＭＯ３型半導体集積回路装置は、ＴＴＬ入力用入
力バッファ回路又はＥＣＬ入力用入力バッファ回路をそ
のチップ内に有して、ＴＴＬ入力又はＥＣＬ入力によっ
てＭＯＳ型内部回路を動作することを特徴としていた。
力バッファ回路又はＥＣＬ入力用入力バッファ回路をそ
のチップ内に有して、ＴＴＬ入力又はＥＣＬ入力によっ
てＭＯＳ型内部回路を動作することを特徴としていた。
第３図は、ＴＴＬ入力用入力バツファ回路の一例を示し
ている。同図に示すように、入力端１より入力されたＴ
ＴＬレベルの入力に対し、初段及び次段のＭＯＳインバ
ータによって構成される入力レベル変換回路２によって
、ＭＯＳレベルに変換し、その後内部回路用出力バッフ
ァ回路７によって入力信号を増幅した後、ＭＯ３内部回
路８の内部動作を行っていた。
ている。同図に示すように、入力端１より入力されたＴ
ＴＬレベルの入力に対し、初段及び次段のＭＯＳインバ
ータによって構成される入力レベル変換回路２によって
、ＭＯＳレベルに変換し、その後内部回路用出力バッフ
ァ回路７によって入力信号を増幅した後、ＭＯ３内部回
路８の内部動作を行っていた。
一方、ＥＣＬ入力レベルによって動作する入力バッファ
回路は第４図に示すようにバイポーラメモリ集積回路等
で代表されるバイポーラトランジスタを使用した論理回
路で構成されている。即ちこれ迄の半導体集積回路装置
は、使用するトランジスタの形式によってその人力バッ
ファ回路を選択し、ＴＴＬ入力用入力バツファ回路及び
ＥＣＬ入力用入力バッファ回路を同時に同一チップ内に
有することはなく、用途に応じていずれかの入力バッフ
ァ回路を有した専用チップが必要となっていた。
回路は第４図に示すようにバイポーラメモリ集積回路等
で代表されるバイポーラトランジスタを使用した論理回
路で構成されている。即ちこれ迄の半導体集積回路装置
は、使用するトランジスタの形式によってその人力バッ
ファ回路を選択し、ＴＴＬ入力用入力バツファ回路及び
ＥＣＬ入力用入力バッファ回路を同時に同一チップ内に
有することはなく、用途に応じていずれかの入力バッフ
ァ回路を有した専用チップが必要となっていた。
上述した従来の半導体集積回路装置に於いては、使用す
るトランジスタの形式によって、その人力バッファ回路
及び入力レベルを選択する方式となっており、単一機能
を有する半導体集積回路装置、例えばメモリ集積回路に
於いては、ＴＴＬ入力用とＥＣＬ入力用で別チップ構成
となっていて、いずれかを選択する形式となっており、
設計者は各チップを別々に設計する必要があった。
るトランジスタの形式によって、その人力バッファ回路
及び入力レベルを選択する方式となっており、単一機能
を有する半導体集積回路装置、例えばメモリ集積回路に
於いては、ＴＴＬ入力用とＥＣＬ入力用で別チップ構成
となっていて、いずれかを選択する形式となっており、
設計者は各チップを別々に設計する必要があった。
本発明の目的は、上述の欠点を解消し、同一チップにお
いて、ＴＴＬ入力用及びＥＣＬ入力用の２種の入力レベ
ルに対応可能な半導体集積回路装置を提供することにあ
る。
いて、ＴＴＬ入力用及びＥＣＬ入力用の２種の入力レベ
ルに対応可能な半導体集積回路装置を提供することにあ
る。
本発明の半導体集積回路装置は、ＴＴＬ入力用入力バッ
ファ回路及びＥＣＬ入力用入力バッファ回路を同一チッ
プ内に有し、前記ＴＴＬ入力用入力バッファ回路と前記
ＥＣＬ入力用入力バッファ回路を切換える手段とを有す
ることを特徴とする。
ファ回路及びＥＣＬ入力用入力バッファ回路を同一チッ
プ内に有し、前記ＴＴＬ入力用入力バッファ回路と前記
ＥＣＬ入力用入力バッファ回路を切換える手段とを有す
ることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を説明するための回路構成
図、第２図は、第１図におけるチップ構成図である０本
実施例が従来例と相異する点は、ＴＴＬ入力用入力バッ
ファ回路２とＥＣＬ入力用入力バッファ回路（入力部３
＋レベル変換部４）を同時に同一チップ内に有し、かつ
上述の２種の回路を、制御端子１０より印加された選択
信号により制御されるスイッチ回路５及び６により選択
できる特徴を有していることである。
図、第２図は、第１図におけるチップ構成図である０本
実施例が従来例と相異する点は、ＴＴＬ入力用入力バッ
ファ回路２とＥＣＬ入力用入力バッファ回路（入力部３
＋レベル変換部４）を同時に同一チップ内に有し、かつ
上述の２種の回路を、制御端子１０より印加された選択
信号により制御されるスイッチ回路５及び６により選択
できる特徴を有していることである。
次に本実施例の動作の説明をする。まず選択信号により
スイッチ回路５，６がＴＴＬ入力用入力バッファ回路２
に接続している場合を考える。入力端子１から入力され
たＴＴＬレベルの入力信号は、スイッチ回路５に接続す
るＴＴＬ入力用入力バッファ回路２を通り、ＭＯＳレベ
ルの信号に変換される。さらに、内部回路用出力バッフ
ァ回路７を通過してＭＯＳ内部回路８に入力される。
スイッチ回路５，６がＴＴＬ入力用入力バッファ回路２
に接続している場合を考える。入力端子１から入力され
たＴＴＬレベルの入力信号は、スイッチ回路５に接続す
るＴＴＬ入力用入力バッファ回路２を通り、ＭＯＳレベ
ルの信号に変換される。さらに、内部回路用出力バッフ
ァ回路７を通過してＭＯＳ内部回路８に入力される。
次に、スイッチ回路５が、ＥＣＬ入力用入力バッファ回
路の入力部３に接続し、かつ、スイ・ンチ回路６がＥＣ
Ｌ入力用入力バツファ回路のレベル変換部４に接続して
いる場合を考える。入力端子１から入力されたＥＣＬレ
ベルの入力信号は、ＥＣＬ入力用入力バッファ回路の入
力部３を通り、ＥＣＬ入力用入力バッファ回路のレベル
変換部４でＭＯＳレベルの信号に変換される。さらに、
内部回路用出力バッファ回路７を通過してＭＯＳ内部回
路８に入力される。
路の入力部３に接続し、かつ、スイ・ンチ回路６がＥＣ
Ｌ入力用入力バツファ回路のレベル変換部４に接続して
いる場合を考える。入力端子１から入力されたＥＣＬレ
ベルの入力信号は、ＥＣＬ入力用入力バッファ回路の入
力部３を通り、ＥＣＬ入力用入力バッファ回路のレベル
変換部４でＭＯＳレベルの信号に変換される。さらに、
内部回路用出力バッファ回路７を通過してＭＯＳ内部回
路８に入力される。
以上説明したように、入力端子１、内部回路用出力バッ
ファ回路７及びＭＯＳ内部回路８は、制御端子より印加
された選択信号により容易にＴＴＬレベル信号入力時、
ＥＣＬレベル信号入力時に共通に使用できる回路となる
。又、上述した様に本発明は、バイポーラトランジスタ
とＭｏＳトランジスタがチップ内に共存する場合に適用
可能となるので、Ｂ １−ＣＭＯＳプロセスを用いた半
導体集積回路装置に適用されることは明らかである。
ファ回路７及びＭＯＳ内部回路８は、制御端子より印加
された選択信号により容易にＴＴＬレベル信号入力時、
ＥＣＬレベル信号入力時に共通に使用できる回路となる
。又、上述した様に本発明は、バイポーラトランジスタ
とＭｏＳトランジスタがチップ内に共存する場合に適用
可能となるので、Ｂ １−ＣＭＯＳプロセスを用いた半
導体集積回路装置に適用されることは明らかである。
以上説明したように本発明は、ＴＴＬ入力用入力バッフ
ァ回路とＥＣＬ入力用入力バッファ回路を同時に同一チ
ップ内に有し、選択信号により２つの回路の選択を行な
えるので、設計時にトランジスタを構成する全工程の露
光用マスクを作成する必要がなくなる。
ァ回路とＥＣＬ入力用入力バッファ回路を同時に同一チ
ップ内に有し、選択信号により２つの回路の選択を行な
えるので、設計時にトランジスタを構成する全工程の露
光用マスクを作成する必要がなくなる。
また、設計工期でも、トランジスタを構成するマスクパ
ターンをＴＴＬ入力用入力バッファ回路及びＥＣＬ入力
用入力バッファ回路を有するチップで各々別々に設計す
る必要がなくなるので短期間で市場のニーズに対応した
設計ができる。
ターンをＴＴＬ入力用入力バッファ回路及びＥＣＬ入力
用入力バッファ回路を有するチップで各々別々に設計す
る必要がなくなるので短期間で市場のニーズに対応した
設計ができる。
【図面の簡単な説明】
第１図は本発明の半導体集積回路装置の一実施例を説明
するための回路構成図、第２図は本発明の一実施例を説
明するためのチップの平面図、第３図は従来例のＴＴＬ
入力用半導体集積回路装置の回路構成図、第４図は従来
例のＥＣＬ入力用半導体集積回路装置の回路構成図であ
る。 １・・・入力端子、２・・・ＴＴＬ入力用入力バッファ
回路、３・・・ＥＣＬ入力用入力バッファ回路の入力部
、４・・・ＥＣＬ入力用入力バッファ回路のレベル変換
部、５．６・・・スイッチ回路、７・・・内部回路用出
力バッファ回路、８・・・ＭＯ３内部回路、９・・・チ
ップ、１０・・・制御端子、ＶＣＣＩ・・・ＴＴＬ用電
源電圧（ＶＣＣ１＝＋５Ｖ）、ＶＣＣ２・・・ＥＣＬ用
電源電圧（ＶＣＣ２＝ＯＶ） 、ＧＮＤ・・・ＴＴＬ用
接地電圧（ＧＮＤ＝ＯＶ）。
するための回路構成図、第２図は本発明の一実施例を説
明するためのチップの平面図、第３図は従来例のＴＴＬ
入力用半導体集積回路装置の回路構成図、第４図は従来
例のＥＣＬ入力用半導体集積回路装置の回路構成図であ
る。 １・・・入力端子、２・・・ＴＴＬ入力用入力バッファ
回路、３・・・ＥＣＬ入力用入力バッファ回路の入力部
、４・・・ＥＣＬ入力用入力バッファ回路のレベル変換
部、５．６・・・スイッチ回路、７・・・内部回路用出
力バッファ回路、８・・・ＭＯ３内部回路、９・・・チ
ップ、１０・・・制御端子、ＶＣＣＩ・・・ＴＴＬ用電
源電圧（ＶＣＣ１＝＋５Ｖ）、ＶＣＣ２・・・ＥＣＬ用
電源電圧（ＶＣＣ２＝ＯＶ） 、ＧＮＤ・・・ＴＴＬ用
接地電圧（ＧＮＤ＝ＯＶ）。
Claims (1)
- 【特許請求の範囲】 １、ＴＴＬ入力用入力バッファ回路及びＥＣＬ入力用入
力バッファ回路を同一チップ内に有し、前記ＴＴＬ入力
用入力バッファ回路と前記ＥＣＬ入力用入力バッファ回
路を切替える手段とを有することを特徴とする半導体集
積回路装置。 ２、請求項１記載の半導体集積回路において、前記ＴＴ
Ｌ入力用入力バッファ回路がＣＭＯＳインバータで構成
され、前記ＥＣＬ入力用入力バッファ回路がバイポーラ
トランジスタで構成されていることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270891A JPH03132112A (ja) | 1989-10-17 | 1989-10-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270891A JPH03132112A (ja) | 1989-10-17 | 1989-10-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132112A true JPH03132112A (ja) | 1991-06-05 |
Family
ID=17492410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270891A Pending JPH03132112A (ja) | 1989-10-17 | 1989-10-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19722158C1 (de) * | 1997-05-27 | 1998-11-12 | Siemens Ag | Eingangsschaltung für eine integrierte Schaltung |
| EP1345327A1 (en) * | 1992-06-15 | 2003-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
-
1989
- 1989-10-17 JP JP1270891A patent/JPH03132112A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345327A1 (en) * | 1992-06-15 | 2003-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| DE19722158C1 (de) * | 1997-05-27 | 1998-11-12 | Siemens Ag | Eingangsschaltung für eine integrierte Schaltung |
| US6137314A (en) * | 1997-05-27 | 2000-10-24 | Siemens Aktiengesellschaft | Input circuit for an integrated circuit |
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